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參數(shù)資料
| 型號： | ADSP-21060CW-160 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 41/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 240CQFP |
| 產品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 40MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 5.00V |
| 電壓 - 核心： | 5.00V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 240-CBFQFP 裸露焊盤 |
| 供應商設備封裝： | 240-CQFP（32x32） |
| 包裝： | 托盤 |
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Rev. F
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March 2008
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
JTAG Test Access Port and Emulation
For JTAG Test Access Port and Emulation, see Table 36 and
Table 36. JTAG Test Access Port and Emulation
Parameter
Min
Max
Unit
Timing Requirements
tTCK
TCK Period
tCK
ns
tSTAP
TDI, TMS Setup Before TCK High
5
ns
tHTAP
TDI, TMS Hold After TCK High
6
ns
tSSYS
System Inputs Setup Before TCK Low1
7ns
tHSYS
System Inputs Hold After TCK Low1, 2
18
ns
tTRSTW
TRST Pulse Width
4 tCK
ns
Switching Characteristics
tDTDO
TDO Delay from TCK Low
13
ns
tDSYS
System Outputs Delay After TCK Low3
18.5
ns
1 System Inputs = DATA63–0, ADDR31–0, RD, WR, ACK, SBTS, HBR, HBG, CS, DMAR1, DMAR2, BR6–1, ID2–0, RPBA, IRQ2–0, FLAG3–0, PA, BRST, DR0, DR1, TCLK0,
TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, LxDAT7–0, LxCLK, LxACK, EBOOT, LBOOT, BMS, CLKIN, RESET.
2 For ADSP-21060L/ADSP-21060LC/ADSP-21062L, specification is 18.5 ns min.
3 System Outputs = DATA63–0, ADDR31–0, MS3–0, RD, WR, ACK, PAGE, CLKOUT, HBG, REDY, DMAG1, DMAG2, BR6–1, PA, BRST, CIF, FLAG3–0, TIMEXP, DT0,
DT1, TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, LxDAT7–0, LxCLK, LxACK, BMS.
Figure 27. JTAG Test Access Port and Emulation
TCK
TMS
TDI
TDO
SYSTEM
INPUTS
SYSTEM
OUTPUTS
tSTAP
tTCK
tHTAP
tDTDO
tSSYS
tHSYS
tDSYS
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| ADSP-21060CZ-160 | 制造商:Analog Devices 功能描述:Digital Signal Processor IC Supply Volta |
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