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參數(shù)資料
| 型號： | ADSP-21060LKB-160 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 28/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225 BGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機(jī)接口，連接端口，串行端口 |
| 時鐘速率： | 40MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BBGA |
| 供應(yīng)商設(shè)備封裝： | 225-PBGA |
| 包裝： | 托盤 |
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Rev. F
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March 2008
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
Three-State Timing—Bus Master/ Bus Slave
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the SBTS pin. This timing is applicable to bus master transi-
tion cycles (BTC) and host transition cycles (HTC) as well as the
SBTS pin.
Table 21. Three-State Timing—Bus Master, Bus Slave
5 V and 3.3 V
Unit
Parameter
Min
Max
Timing Requirements
tSTSCK
SBTS Setup Before CLKIN
12 + DT/2
ns
tHTSCK
SBTS Hold Before CLKIN
6 + DT/2
ns
Switching Characteristics
tMIENA
Address/Select Enable After CLKIN1
–1.5 – DT/8
ns
tMIENS
Strobes Enable After CLKIN2
–1.5 – DT/8
ns
tMIENHG
HBG Enable After CLKIN
–1.5 – DT/8
ns
tMITRA
Address/Select Disable After CLKIN3
0 – DT/4
ns
tMITRS
Strobes Disable After CLKIN2
1.5 – DT/4
ns
tMITRHG
HBG Disable After CLKIN
2.0 – DT/4
ns
tDATEN
Data Enable After CLKIN4
9 + 5DT/16
ns
tDATTR
Data Disable After CLKIN4
0 – DT/8
7 – DT/8
ns
tACKEN
ACK Enable After CLKIN4
7.5 + DT/4
ns
tACKTR
ACK Disable After CLKIN4
–1 – DT/8
6 – DT/8
ns
tADCEN
ADRCLK Enable After CLKIN
–2 – DT/8
ns
tADCTR
ADRCLK Disable After CLKIN
8 – DT/4
ns
tMTRHBG
Memory Interface Disable Before HBG Low5
0 + DT/8
ns
tMENHBG
Memory Interface Enable After HBG High5
19 + DT
ns
1 For ADSP-21060L/ADSP-21060LC/ADSP-21062L, specification is –1.25 – DT/8 ns min, for ADSP-21062, specification is –1 – DT/8 ns min.
2 Strobes = RD, WR, PAGE, DMAG, BMS, SW.
3 For ADSP-21060LC, specification is 0.25 – DT/4 ns max.
4 In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
5 Memory Interface = Address, RD, WR, MSx, SW, PAGE, DMAGx, and BMS (in EPROM boot mode).
Figure 21. Three-State Timing (Bus Transition Cycle, SBTS Assertion)
MEMORY
INTERFACE
HBG
MEMORY INTERFACE = ADDRESS,
RD, WR, MSx, SW,PAGE, DMAGx. BMS (IN EPROM BOOT MODE)
tMENHBG
tMTRHBG
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