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參數(shù)資料
| 型號(hào)： | ADSP-21060LKB-160 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 35/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225 BGA |
| 產(chǎn)品培訓(xùn)模塊： | SHARC Processor Overview |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | 主機(jī)接口，連接端口，串行端口 |
| 時(shí)鐘速率： | 40MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | 0°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BBGA |
| 供應(yīng)商設(shè)備封裝： | 225-PBGA |
| 包裝： | 托盤 |
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Rev. F
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March 2008
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
Table 27. Link Ports—Transmit
5 V
3.3 V
Unit
Parameter
Min
Max
Min
Max
Timing Requirements
tSLACH
LACK Setup Before LCLK High
19
ns
tHLACH
LACK Hold After LCLK High
–6.75
–6.5
ns
Switching Characteristics
tDLCLK
Data Delay After CLKIN
8
ns
tDLDCH
Data Delay After LCLK High1
2.25
ns
tHLDCH
Data Hold After LCLK High2
–2.0
–2
ns
tLCLKTWL
LCLK Width Low3
(tCK/4) – 1
(tCK/4) + 1.25
(tCK/4) – 0.75
(tCK/4) + 1.5
ns
tLCLKTWH
LCLK Width High4
(tCK/4) – 1.25
(tCK/4) + 1
(tCK/4) – 1.5
(tCK/4) + 1
ns
tDLACLK
LCLK Low Delay After LACK High
(tCK/4) + 9
(3
u tCK/4) + 16.5 (tCK/4) + 9
(3
u tCK/4) + 16.5 ns
1 For ADSP-21060/ADSP-21060C, specification is 2.5 ns max.
2 For ADSP-21062L, specification is –2.25 ns min.
3 For ADSP-21060, specification is (tCK/4) – 1ns min, (tCK/4) + 1 ns max; for ADSP-21060C/ADSP-21062L, specification is (tCK/4) – 1 ns min, (tCK/4) + 1.5 ns max.
4 For ADSP-21060, specification is (tCK/4) – 1 ns min, (tCK/4) + 1 ns max; for ADSP-21060C, specification is (tCK/4) – 1.5 ns min, (tCK/4) + 1 ns max.
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