參數(shù)資料
型號(hào)： ADSP-21060LKSZ-133
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 38/64頁(yè)
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 240-MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 33MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 240-BFQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 240-MQFP-EP（32x32）
包裝： 托盤(pán)
ADSP-21060/ADSP-21060L/ADSP-21062/ADSP-21062L/ADSP-21060C/ADSP-21060LC
Rev. F
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March 2008
Table 32. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Switching Characteristics
tDFSI
TFS Delay After TCLK (Internally Generated TFS)1
4.5
ns
tHOFSI
TFS Hold After TCLK (Internally Generated TFS)1
–1.5
ns
tDDTI
Transmit Data Delay After TCLK1
7.5
ns
tHDTI
Transmit Data Hold After TCLK1
0ns
tSCLKIW
TCLK/RCLK Width2
0.5tSCLK –2.5
0.5tSCLK+2.5
ns
1 Referenced to drive edge.
2 For ADSP-21060L/ADSP-21060C, specification is 0.5
TSCLK – 2 ns min, 0.5tSCLK + 2 ns max.
Table 33. Serial Ports—Enable and Three-State
Parameter
Min
Max
Unit
Switching Characteristics
tDDTEN
Data Enable from External TCLK1, 2
4ns
tDDTTE
Data Disable from External TCLK1, 3
10.5
ns
tDDTIN
Data Enable from Internal TCLK1
0ns
tDDTTI
Data Disable from Internal TCLK1, 4
3ns
tDCLK
TCLK/RCLK Delay from CLKIN
22 + 3 DT/8
ns
tDPTR
SPORT Disable After CLKIN
17
ns
1 Referenced to drive edge.
2 For ADSP-21060L/ADSP-21060C, specification is 3.5 ns min; for ADSP-21062 specification is 4.5 ns min.
3 For ADSP-21062L, specification is 16 ns max.
4 For ADSP-21062L, specification is 7.5 ns max.
Table 34. Serial Ports—GATED SCLK with External TFS (Mesh Multiprocessing)1
Parameter
Min
Max
Unit
Switching Characteristics
tSTFSCK
TFS Setup Before CLKIN
4
ns
tHTFSCK
TFS Hold After CLKIN
tCK/2
ns
1 Applies only to gated serial clock mode used for serial port system I/O in mesh multiprocessing systems.
Table 35. Serial Ports—External Late Frame Sync
Parameter
Min
Max
Unit
Switching Characteristics
tDDTLFSE
Data Delay from Late External TFS or External RFS with MCE = 1,
MFD = 01, 2
12
ns
tDDTENFS
Data Enable from Late FS or MCE = 1, MFD = 01, 3
3.5
ns
1 MCE = 1, TFS enable and TFS valid follow t
DDTLFSE and tDDTENFS.
2 For ADSP-21062/ADSP-21062L, specification is 12.75 ns max; for ADSP-21060L/ADSP-21060LC, specification is 12.8 ns max.
3 For ADSP-21060/ADSP-21060C, specification is 3 ns min.
相關(guān)PDF資料
PDF描述
VE-B3K-CY-S CONVERTER MOD DC/DC 40V 50W
ADSP-21060KS-133 IC DSP CONTROLLER 32BIT 240MQFP
TPSW686M010R0100 CAP TANT 68UF 10V 20% 2312
VE-B3J-CY-S CONVERTER MOD DC/DC 36V 50W
VI-B3Y-CY-F2 CONVERTER MOD DC/DC 3.3V 33W
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ADSP-21061 制造商:AD 制造商全稱:Analog Devices 功能描述:ADSP-2106x SHARC DSP Microcomputer Family
ADSP-21061KS 制造商:Analog Devices 功能描述:
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