參數(shù)資料
型號： ADSP-21061KSZ-160
廠商： Analog Devices Inc
文件頁數(shù)： 45/52頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 1MBIT 240MQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點
接口： 同步串行端口（SSP）
時鐘速率： 40MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 5.00V
電壓 - 核心： 5.00V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 240-BFQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 240-MQFP-EP（32x32）
包裝： 托盤
Rev. D | Page 5 of 52 | May 2013
DMA transfers can occur between the ADSP-21061’s internal
memory and either external memory, external peripherals, or a
host processor. DMA transfers can also occur between the
ADSP-21061’s internal memory and its serial ports.
DMA transfers between external memory and external periph-
eral devices are another option. External bus packing to 16-,
32-, or 48-bit words is performed during DMA transfers.
Figure 3. Shared Memory Multiprocessing System
ADDR31–0
CPA
BMS
C
O
N
T
R
O
L
ADSP-21061 #1
5
CONTROL
ADSP-21061 #2
ADDR31–0
CONTROL
ADSP-21061 #3
5
ID2–0
RESET
RPBA
CLKIN
ID2–0
RESET
RPBA
ID2–0
RESET
RPBA
CLKIN
ADSP-21061 #6
ADSP-21061 #5
ADSP-21061 #4
CLOCK
RESET
ADDR
DATA
HOSTPROCESSOR
INTERFACE (OPTIONAL)
ACK
GLOBAL MEMORY
AND
PERIPHERAL (OPTIONAL)
OE
ADDR
DATA
CS
ADDR
DATA
BOOT EPROM (OPTIONAL)
RDx
MS3–0
SBTS
CS
ACK
ADDR31–0
CLKIN
3
001
PAGE
3
010
3
011
BR1
BR2–6
REDY
HBG
HBR
CS
WE
WRx
5
C
O
N
T
R
O
L
A
D
R
E
S
D
A
T
A
C
O
N
T
R
O
L
A
D
R
E
S
D
A
T
A
DATA47–0
BR1–2, BR4–6
BR3
DATA47–0
BR1, BR3–6
BR2
DATA47–0
BUS
PRIORITY
CPA
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PDF描述
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EBM24DCSN CONN EDGECARD 48POS DIP .156 SLD
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參數(shù)描述
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