參數(shù)資料
型號(hào)： ADSP-21369BBPZ-2A
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 36/64頁(yè)
文件大?。?/td> 0K
描述： IC DSP 32BIT 333MHZ 256-BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI
時(shí)鐘速率： 333MHz
非易失內(nèi)存： ROM（768 kB）
芯片上RAM： 256kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 256-BGA（27x27）
包裝： 托盤(pán)
配用： ADZS-21369-EZLITE-ND - KIT EVAL EZ LITE ADDS-21369
Rev. F
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October 2013
Pulse-Width Modulation Generators
Sample Rate Converter—Serial Input Port
The SRC input signals SCLK, frame sync (FS), and SDATA are
routed from the DAI_P20–1 pins using the SRU. Therefore, the
timing specifications provided in Table 35 are valid at the
DAI_P20–1 pins.
Table 34. PWM Timing
Parameter
Min
Max
Unit
Switching Characteristics
t
PWMW
PWM Output Pulse Width
t
PCLK – 2
(216 – 2) × t
PCLK
ns
t
PWMP
PWM Output Period
2 × t
PCLK – 1.5
(216 – 1) × t
PCLK
ns
Figure 28. PWM Timing
PWM
OUTPUTS
tPWMW
tPWMP
Table 35. SRC, Serial Input Port
Parameter
Min
Max
Unit
Timing Requirements
t
SRCSFS
1
FS Setup Before SCLK Rising Edge
4
ns
t
SRCHFS
1
FS Hold After SCLK Rising Edge
5.5
ns
t
SRCSD
1
SDATA Setup Before SCLK Rising Edge
4
ns
t
SRCHD
1
SDATA Hold After SCLK Rising Edge
5.5
ns
t
SRCCLKW
Clock Width
(t
PCLK × 4) ÷ 2 – 1
ns
t
SRCCLK
Clock Period
t
PCLK × 4
ns
1 DATA, SCLK, FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
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PDF描述
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