參數(shù)資料
型號(hào)： ADSP-21369BBPZ-2A
廠商： Analog Devices Inc
文件頁數(shù)： 40/64頁
文件大?。?/td> 0K
描述： IC DSP 32BIT 333MHZ 256-BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI
時(shí)鐘速率： 333MHz
非易失內(nèi)存： ROM（768 kB）
芯片上RAM： 256kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 256-BGA（27x27）
包裝： 托盤
配用： ADZS-21369-EZLITE-ND - KIT EVAL EZ LITE ADDS-21369
Rev. F
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October 2013
Figure 33 shows the left-justified mode. LRCLK is high for the
left channel and low for the right channel. Data is valid on the
rising edge of SCLK. The MSB is left-justified to an LRCLK
transition with no MSB delay.
S/PDIF Transmitter Input Data Timing
The timing requirements for the input port are given in
Table 37. Input signals SCLK, frame sync (FS), and SDATA are
routed to the DAI_P20–1 pins using the SRU. Therefore, the
timing specifications provided below are valid at the
DAI_P20–1 pins.
Figure 33. Left-Justified Mode
MSB
LEFT/RIGHT CHANNEL
LSB
MSB–1 MSB–2
LSB+2
LSB+1
DAI_P20–1
FS
DAI_P20–1
SCLK
DAI_P20–1
SDATA
tLJD
Table 37. S/PDIF Transmitter Input Data Timing
Parameter
Min
Max
Unit
Timing Requirements
t
SISFS
1
FS Setup Before SCLK Rising Edge
3
ns
t
SIHFS
1
FS Hold After SCLK Rising Edge
3
ns
t
SISD
1
SDATA Setup Before SCLK Rising Edge
3
ns
t
SIHD
1
SDATA Hold After SCLK Rising Edge
3
ns
t
SISCLKW
Clock Width
36
ns
t
SISCLK
Clock Period
80
ns
t
SITXCLKW
Transmit Clock Width
9
ns
t
SITXCLK
Transmit Clock Period
20
ns
1 DATA, SCLK, and FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
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PDF描述
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