參數(shù)資料
型號： ADSP-21369KBPZ-2A
廠商： Analog Devices Inc
文件頁數(shù)： 38/64頁
文件大?。?/td> 0K
描述： IC DSP 32BIT 333MHZ 256-BGA
產(chǎn)品培訓模塊： SHARC Processor Overview
標準包裝： 1
系列： SHARC®
類型： 浮點
接口： DAI，DPI
時鐘速率： 333MHz
非易失內(nèi)存： ROM（768 kB）
芯片上RAM： 256kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA 裸露焊盤
供應商設備封裝： 256-BGA（27x27）
包裝： 托盤
配用： ADZS-21369-EZLITE-ND - KIT EVAL EZ LITE ADDS-21369
Rev. F
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October 2013
Sample Rate Converter—Serial Output Port
For the serial output port, the frame-sync is an input and it
should meet setup and hold times with regard to SCLK on the
output port. The serial data output, SDATA, has a hold time
and delay specification with regard to SCLK. Note that SCLK
rising edge is the sampling edge and the falling edge is the
drive edge.
Table 36. SRC, Serial Output Port
Parameter
Min
Max
Unit
Timing Requirements
t
SRCSFS
1
FS Setup Before SCLK Rising Edge
4
ns
t
SRCHFS
1
FS Hold After SCLK Rising Edge
5.5
ns
t
SRCCLKW
Clock Width
(t
PCLK × 4) ÷ 2 – 1
ns
t
SRCCLK
Clock Period
t
PCLK × 4
ns
Switching Characteristics
t
SRCTDD
1
Transmit Data Delay After SCLK Falling Edge
9.9
ns
t
SRCTDH
1
Transmit Data Hold After SCLK Falling Edge
1
ns
1 DATA, SCLK, and FS can come from any of the DAI pins. SCLK and FS can also come via PCG or SPORTs. PCG’s input can be either CLKIN or any of the DAI pins.
Figure 30. SRC Serial Output Port Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tSRCCLK
tSRCCLKW
tSRCSFS
tSRCHFS
tSRCTDD
tSRCTDH
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PDF描述
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