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參數(shù)資料
| 型號： | ADSP-21369KBPZ-3A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 16/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32BIT 400MHZ 256-BGA |
| 產(chǎn)品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI |
| 時鐘速率： | 400MHz |
| 非易失內(nèi)存： | ROM（768 kB） |
| 芯片上RAM： | 256kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-LBGA 裸露焊盤 |
| 供應商設備封裝： | 256-BGA（27x27） |
| 包裝： | 托盤 |
| 配用： | ADZS-21369-EZLITE-ND - KIT EVAL EZ LITE ADDS-21369 |
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Rev. F
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October 2013
Reset
Interrupts
The following timing specification applies to the FLAG0,
FLAG1, and FLAG2 pins when they are configured as IRQ0,
IRQ1, and IRQ2 interrupts.
Table 14. Reset
Parameter
Min
Max
Unit
Timing Requirements
t
WRST
1
RESET Pulse Width Low
4t
CK
ns
t
SRST
RESET Setup Before CLKIN Low
8
ns
1 Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 100 s while RESET is low, assuming stable
V
DD and CLKIN (not including start-up time of external clock oscillator).
Figure 9. Reset
CLKIN
RESET
tSRST
tWRST
Table 15. Interrupts
Parameter
Min
Max
Unit
Timing Requirement
t
IPW
IRQx Pulse Width
2 × t
PCLK +2
ns
Figure 10. Interrupts
INTERRUPT
INPUTS
tIPW
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| ADSP-21369KSWZ-5A | 功能描述:IC DSP 32BIT 366MHZ 208LQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:SHARC® 標準包裝:40 系列:TMS320DM64x, DaVinci™ 類型:定點 接口:I²C，McASP，McBSP 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:160kB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:0°C ~ 90°C 安裝類型:表面貼裝 封裝/外殼:548-BBGA，F(xiàn)CBGA 供應商設備封裝:548-FCBGA（27x27） 包裝:托盤 配用:TMDSDMK642-0E-ND - DEVELPER KIT W/NTSC CAMERA296-23038-ND - DSP STARTER KIT FOR TMS320C6416296-23059-ND - FLASHBURN PORTING KIT296-23058-ND - EVAL MODULE FOR DM642TMDSDMK642-ND - DEVELOPER KIT W/NTSC CAMERA |
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