參數(shù)資料
型號(hào)： ADSP-21369KBPZ-3A
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 24/64頁(yè)
文件大?。?/td> 0K
描述： IC DSP 32BIT 400MHZ 256-BGA
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： DAI，DPI
時(shí)鐘速率： 400MHz
非易失內(nèi)存： ROM（768 kB）
芯片上RAM： 256kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 256-BGA（27x27）
包裝： 托盤
配用： ADZS-21369-EZLITE-ND - KIT EVAL EZ LITE ADDS-21369
Rev. F
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October 2013
Memory Read
Use these specifications for asynchronous interfacing to memo-
ries. These specifications apply when the processors are the bus
master accessing external memory space in asynchronous access
mode. Note that timing for ACK, DATA, RD, WR, and strobe
timing parameters only apply to asynchronous access mode.
Table 24. Memory Read
Parameter
Min
Max
Unit
Timing Requirements
t
DAD
Address, Selects Delay to Data Valid
1, 2
W + t
SDCLK –5.12
ns
t
DRLD
RD Low to Data Valid
W – 3.2
ns
t
SDS
Data Setup to RD High
2.5
ns
t
HDRH
Data Hold from RD High
3, 4
0ns
t
DAAK
ACK Delay from Address, Selects
t
SDCLK – 9.5 + W
ns
t
DSAK
ACK Delay from RD Low
W – 7.0
ns
Switching Characteristics
t
DRHA
Address Selects Hold After RD High
RH + 0.20
ns
t
DARL
Address Selects to RD Low
t
SDCLK – 3.3
ns
t
RW
RD Pulse Width
W – 1.4
ns
t
RWR
RD High to WR, RD Low
HI + t
SDCLK – 0.8
ns
W = (number of wait states specified in AMICTLx register) × tSDCLK.
HI =RHC + IC (RHC = number of read hold cycles specified in AMICTLx register) × tSDCLK.
IC = (number of idle cycles specified in AMICTLx register) × tSDCLK.
H = (number of hold cycles specified in AMICTLx register) × tSDCLK.
1 The falling edge of MSx is referenced.
2 The maximum limit of timing requirement values for tDAD and tDRLD parameters are applicable for the case where AMI_ACK is always high and when the ACK feature is not used.
3 Note that timing for ACK, DATA, RD, WR, and strobe timing parameters only apply to asynchronous access mode.
4 Data hold: User must meet t
HDA or tHDRH in asynchronous access mode. See Test Conditions on Page 51 for the calculation of hold times given capacitive and dc loads.
5 ACK delay/setup: User must meet tDAAK, or tDSAK, for deassertion of ACK (low). For asynchronous assertion of ACK (high), user must meet tDAAK or tDSAK.
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