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參數(shù)資料
| 型號： | ADSP-21478BSWZ-2A |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 28/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP SHARC 266MHZ LP 100LQFP |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SPI，SPORT，UART/USART |
| 時鐘速率： | 266MHz |
| 非易失內(nèi)存： | ROM（4Mb） |
| 芯片上RAM： | 3Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.20V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應商設備封裝： | 100-LQFP-EP（14x14） |
| 包裝： | 托盤 |
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Rev. A
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September 2011
AMI Read
Use these specifications for asynchronous interfacing to memo-
ries. Note that timing for AMI_ACK, ADDR, DATA, AMI_RD,
AMI_WR, and strobe timing parameters only apply to asyn-
chronous access mode.
Table 31. AMI Read
Parameter
Min
Max
Unit
Timing Requirements
tDAD
1, 2, 3
Address Selects Delay to Data Valid
W + tSDCLK – 6.32
ns
tDRLD
AMI_RD Low to Data Valid
W – 3
ns
tSDS
4, 5
Data Setup to AMI_RD High
2.6
ns
tHDRH
Data Hold from AMI_RD High
0.4
ns
tDAAK
2, 6
AMI_ACK Delay from Address Selects
tSDCLK – 10. + W
ns
tDSAK4
AMI_ACK Delay from AMI_RD Low
W – 7.0
ns
Switching Characteristics
tDRHA
Address Selects Hold After AMI_RD High
RHC+ 0.38
ns
tDARL
Address Selects to AMI_RD Low
tSDCLK – 5
ns
tRW
AMI_RD Pulse Width
W – 1.4
ns
tRWR
AMI_RD High to AMI_RD Low
HI + tSDCLK – 1.2
ns
W = (number of wait states specified in AMICTLx register) × tSDCLK.
RHC = (number of Read Hold Cycles specified in AMICTLx register) × tSDCLK
Where PREDIS = 0
HI = RHC: Read to Read from same bank
HI = RHC + IC: Read to Read from different bank
HI = RHC + Max (IC, (4 × tSDCLK)) : Read to Write from same or different bank
Where PREDIS = 1
HI = RHC + Max (IC, (4 × tSDCLK)) : Read to Write from same or different bank
HI = RHC + (3 × tSDCLK): Read to Read from same bank
HI = RHC + Max (IC, (3 × tSDCLK)) : Read to Read from different bank
IC = (number of idle cycles specified in AMICTLx register) × tSDCLK
H = (number of hold cycles specified in AMICTLx register) × tSDCLK.
1 Data delay/setup: System must meet tDAD, tDRLD, or tSDS.
2 The falling edge of MSx, is referenced.
3 The maximum limit of timing requirement values for tDAD and tDRLD parameters are applicable for the case where AMI_ACK is always high.
4 Note that timing for AMI_ACK, ADDR, DATA, AMI_RD, AMI_WR, and strobe timing parameters only apply to asynchronous access mode.
5 Data hold: User must meet t
HDRH in asynchronous access mode. See Test Conditions on Page 61 for the calculation of hold times given capacitive and dc loads.
6 AMI_ACK delay/setup: User must meet tdaak, or tdsak, for deassertion of AMI_ACK (low).
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