Figure 53. Typical Output Delay or Hold for Driver B at V
參數(shù)資料
型號(hào)： ADSP-BF536BBCZ-3A
廠商： Analog Devices Inc
文件頁數(shù)： 50/68頁
文件大?。?/td> 0K
描述： IC DSP CTLR 16BIT 182CSPBGA
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART
時(shí)鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 100kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 182-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 182-CSPBGA（12x12）
包裝： 托盤
Rev. J
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February 2014
Figure 53. Typical Output Delay or Hold for Driver B at VDDEXT Min
Figure 54. Typical Output Delay or Hold for Driver B at VDDEXT Max
Figure 55. Typical Output Delay or Hold for Driver C at VDDEXT Min
LOAD CAPACITANCE (pF)
RISE TIME
RISE
AND
F
ALL
TIME
ns
(10%
to
90%)
12
10
8
6
4
2
0
50
100
150
200
250
FALL TIME
LOAD CAPACITANCE (pF)
RISE TIME
RISE
AND
F
ALL
TIME
ns
(10%
to
90%)
10
9
8
7
6
5
4
3
2
1
0
50
100
150
200
250
FALL TIME
LOAD CAPACITANCE (pF)
RISE TIME
RISE
AND
F
ALL
TIME
ns
(10%
to
90%) 25
30
20
15
10
5
0
50
100
150
200
250
FALL TIME
Figure 56. Typical Output Delay or Hold for Driver C at VDDEXT Max
Figure 57. Typical Output Delay or Hold for Driver D at VDDEXT Min
Figure 58. Typical Output Delay or Hold for Driver D at VDDEXT Max
LOAD CAPACITANCE (pF)
RISE TIME
RISE
AND
F
ALL
TIME
ns
(10%
to
90%)
20
18
16
14
12
10
8
6
4
2
0
50
100
150
200
250
FALL TIME
LOAD CAPACITANCE (pF)
RISE TIME
RISE
AND
F
ALL
TIME
ns
(10%
to
90%)
18
16
14
12
10
8
6
4
2
0
50
100
150
200
250
FALL TIME
LOAD CAPACITANCE (pF)
RISE TIME
RIS
E
AND
F
ALL
TIME
ns
(10
%
to
90%)
14
12
10
8
6
4
2
0
50
100
150
200
250
FALL TIME
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