參數(shù)資料
型號： ADSP-BF536BBCZ-4A
廠商： Analog Devices Inc
文件頁數(shù)： 38/68頁
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描述： IC DSP CTLR 16BIT 182CSPBGA
產(chǎn)品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： CAN，SPI，SSP，TWI，UART
時鐘速率： 400MHz
非易失內(nèi)存： 外部
芯片上RAM： 100kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 182-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 182-CSPBGA（12x12）
包裝： 托盤
Rev. J
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February 2014
Serial Peripheral Interface Port—Slave Timing
Table 35 and Figure 25 describe SPI port slave operations.
Table 35. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Min
Max
Unit
Timing Requirements
tSPICHS
Serial Clock High Period
2 × tSCLK –1.5
ns
tSPICLS
Serial Clock Low Period
2 × tSCLK –1.5
ns
tSPICLK
Serial Clock Period
4 × tSCLK
ns
tHDS
Last SCK Edge to SPISS Not Asserted
2 × tSCLK –1.5
ns
tSPITDS
Sequential Transfer Delay
2 × tSCLK –1.5
ns
tSDSCI
SPISS Assertion to First SCK Edge
2 × tSCLK–1.5
ns
tSSPID
Data Input Valid to SCK Edge (Data Input Setup)
1.6
ns
tHSPID
SCK Sampling Edge to Data Input Invalid
1.6
ns
Switching Characteristics
tDSOE
SPISS Assertion to Data Out Active
0
8
ns
tDSDHI
SPISS Deassertion to Data High Impedance
0
8
ns
tDDSPID
SCK Edge to Data Out Valid (Data Out Delay)
10
ns
tHDSPID
SCK Edge to Data Out Invalid (Data Out Hold)
0
ns
Figure 25. Serial Peripheral Interface (SPI) Port—Slave Timing
tSPICLK
tHDS
tSPITDS
tSDSCI
tSPICLS
tSPICHS
tDSOE
tDDSPID
tDSDHI
tHDSPID
tSSPID
tDSDHI
tHDSPID
tDSOE
tHSPID
tSSPID
tDDSPID
SPIxSS
(INPUT)
SPIxSCK
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
SPIxMISO
(OUTPUT)
SPIxMOSI
(INPUT)
CPHA = 1
CPHA = 0
tHSPID
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PDF描述
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參數(shù)描述
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