參數(shù)資料
型號(hào)： ADSP-BF542BBCZ-5A
廠商： Analog Devices Inc
文件頁數(shù)： 72/100頁
文件大?。?/td> 0K
描述： IC DSP 16BIT 533MHZ 400CSBGA
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： 定點(diǎn)
接口： CAN，SPI，SSP，TWI，UART，USB
時(shí)鐘速率： 533MHz
非易失內(nèi)存： 外部
芯片上RAM： 132kB
電壓 - 輸入/輸出： 2.50V，3.30V
電壓 - 核心： 1.25V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 400-CSPBGA（17x17）
包裝： 托盤
配用： ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
HOSTDP A/C Timing-Host Write Cycle
Table 55 and Figure 46 describe the HOSTDP A/C host write
cycle timing requirements.
Table 55. Host Write Cycle Timing Requirements
Parameter
Min
Max
Unit
Timing Requirements
tSADWRL
HOST_ADDR/HOST_CE Setup Before HOST_WR Falling Edge
4
ns
tHADWRH
HOST_ADDR/HOST_CE Hold After HOST_WR Rising Edge
2.5
ns
tWRWL
HOST_WR Pulse Width Low (ACK Mode)
tDRDYWRL + tRDYPRD + tDWRHRDY
ns
HOST_WR Pulse Width Low (INT Mode)
1.5
× t
SCLK + 8.7
ns
tWRWH
HOST_WR Pulse Width High or Time Between HOST_WR Rising Edge
and HOST_RD Falling Edge
2
× t
SCLK
ns
tDWRHRDY
HOST_WR Rising Edge Delay After HOST_ACK Rising Edge (ACK Mode) 0
ns
tHDATWH
HOST_D15–0 Hold After HOST_WR Rising Edge
2.5
ns
tSDATWH
HOST_D15–0 Setup Before HOST_WR Rising Edge
3.5
ns
Switching Characteristics
tDRDYWRL
HOST_ACK Falling Edge After HOST_CE Asserted (ACK Mode)
11.25
ns
tRDYPWR
HOST_ACK Low Pulse-Width for Write Access (ACK Mode)
NM
1
ns
1 NM (not measured)—This parameter is based on tSCLK. It is not measured because the number of SCLK cycles for which HOST_ACK remains low depends on the Host DMA
FIFO status. This is system design dependent.
In Figure 46, HOST_DATA is HOST_D0–D15.
Figure 46. HOSTDP A/C- Host Write Cycle
HOST_WR
HOST_ACK
HOST_DATA
tSADWRL
tHADWRH
tDWRHRDY
tRDYPWR
tDRDYWRL
tSDATWH
HOST_ADDR
HOST_CE
tWRWL
tWRWH
tHDATWH
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PDF描述
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