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參數(shù)資料
| 型號(hào)： | AGL10005-FFG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, FBGA-144 |
| 文件頁數(shù)： | 136/204頁 |
| 文件大小： | 2800K |
| 代理商： | AGL10005-FFG484 |
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IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
A d v an c ed v0 . 1
2-23
SRAM and FIFO3
IGLOO devices (AGL250, AGL600, and AGL1000) have
embedded SRAM blocks along their north and south
sides; AGL060 and AGL125 devices have embedded
SRAM blocks on the north side only. The AGL030 does
not include SRAM or FIFO. To meet the needs of high-
performance designs, the memory blocks operate strictly
in
synchronous
mode
for
both
read
and
write
operations. The read and write clocks are completely
independent, and each may operate at any desired
frequency up to 250 MHz.
4k×1, 2k×2, 1k×4, 512×9 (dual-port RAM—2 read,
2 write or 1 read, 1 write)
512×9, 256×18 (2-port RAM—1 read and 1 write)
Sync write, sync pipelined / nonpipelined read
The IGLOO memory block includes dedicated FIFO
control logic to generate internal addresses and external
flag
logic
(FULL,
EMPTY,
AFULL,
AEMPTY).
Block
diagrams of the memory modules are illustrated in
Simultaneous
dual-port
read/write
and
write/write
operations at the same address are allowed when certain
timing requirements are met.
During RAM operation, addresses are sourced by the
user logic and the FIFO controller is ignored. In FIFO
mode, the internal addresses are generated by the FIFO
controller and routed to the RAM array by internal
MUXes. Refer to Figure 2-23 on page 2-25 for more
information about the implementation of the embedded
FIFO controller.
The IGLOO architecture enables the read and write sizes
of RAMs to be organized independently, allowing for
bus conversion. For example, the write side size can be
set to 256×18 and the read size to 512×9.
Both the write width and read width for the RAM blocks
can be specified independently with the WW (write
width) and RW (read width) pins. The different D×W
configurations are: 256×18, 512×9, 1k×4, 2k×2, and 4k×1.
Refer to the allowable RW and WW values supported for
each of the RAM macro types in Table 2-6 on page 2-26.
When widths of one, two, or four are selected, the ninth
bit is unused. For example, when writing nine-bit values
and reading four-bit values, only the first four bits and
the second four bits of each nine-bit value are
addressable for read operations. The ninth bit is not
accessible.
Conversely, when writing four-bit values and reading
nine-bit values, the ninth bit of a read operation will be
undefined. The RAM blocks employ little-endian byte
order for read and write operations.
3. The AGL030 device does not support SRAM or FIFO.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| AGL10005-FFGG256I | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
| AGL10005-FFGG256 | FPGA, 1000000 GATES, 250 MHz, PBGA144 |
| AGL10005-FFGG484I | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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