參數(shù)資料
型號(hào)： AGL10005-FFG484I
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, 250 MHz, PBGA484
封裝： 13 X 13 MM, 1 MM PITCH, FBGA-144
文件頁(yè)數(shù)： 1/204頁(yè)
文件大?。?/td> 2800K
代理商： AGL10005-FFG484I
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June 2007
i
2007 Actel Corporation
See the Actel website for the latest version of the datasheet.
IGLOOTM Low-Power Flash FPGAs with Flash*FreezeTM
Technology
Features and Benefits
Low Power
1.2 V or 1.5 V Core Voltage for Low Power
Supports Single-Voltage System Operation
5 W Power Consumption in Flash*Freeze Mode
Low-Power Active FPGA Operation (from 25 W)
Flash*Freeze Technology Enables Ultra-Low Power
Consumption while Maintaining FPGA Content
Flash*Freeze Pin Allows Easy Entry To / Exit From Ultra-
Low-Power Flash*Freeze Mode
High Capacity
30 k to 1 Million System Gates
Up to 144 kbits of True Dual-Port SRAM
Up to 300 User I/Os
Reprogrammable Flash Technology
130-nm, 7-Layer Metal (6 Copper), Flash-Based CMOS
Process
Live-at-Power-Up (LAPU) Level 0 Support
Single-Chip Solution
Retains Programmed Design When Powered Off
In-System Programming (ISP) and Security
Secure ISP Using On-Chip 128-Bit Advanced Encryption
Standard (AES) Decryption (except AGL030 devices) via
JTAG (IEEE 1532–compliant)
FlashLock to Secure FPGA Contents
High-Performance Routing Hierarchy
Segmented, Hierarchical Routing and Clock Structure
High-Performance, Low-Skew Global Network
Architecture Supports Ultra-High Utilization
Advanced I/O
700 Mbps DDR, LVDS-Capable I/Os (AGL250 and above)
1.5 V, 1.8 V, 2.5 V, and 3.3 V Mixed-Voltage Operation
Bank-Selectable I/O Voltages—Up to 4 Banks per Chip
Single-Ended I/O Standards: LVTTL, LVCMOS 3.3 V /
2.5V / 1.8 V / 1.5V, 3.3 VPCI /3.3 VPCI-X (except
AGL030), and LVCMOS 2.5 V / 5.0 V Input
Differential I/O Standards: LVPECL, LVDS, BLVDS, and
M-LVDS (AGL250 and above)
I/O Registers on Input, Output, and Enable Paths
Hot-Swappable and Cold Sparing I/Os (AGL030 only)
Programmable Output Slew Rate (except AGL030) and
Drive Strength
Weak Pull-Up/Down
IEEE 1149.1 (JTAG) Boundary Scan Test
Pin-Compatible Packages Across the IGLOO Family
Clock Conditioning Circuit (CCC) and PLL
(except
AGL030)
Six CCC Blocks, One with an Integrated PLL
Configurable
Phase-Shift,
Multiply/Divide,
Delay
Capabilities and External Feedback, Multiply/Divide,
Delay Capabilities, and External Feedback
Wide Input Frequency Range (1.5 MHz up to 250 MHz)
Embedded Memory
1 kbit of FlashROM User-Nonvolatile Memory
SRAMs and FIFOs with Variable-Aspect-Ratio 4,608-Bit
RAM Blocks (×1, ×2, ×4, ×9, and ×18 organizations
available)
True Dual-Port SRAM (except ×18)
Table 1
IGLOO Product Family
IGLOO Devices
AGL030
AGL060 3
AGL125
AGL250
AGL600
AGL1000
System Gates
30 k
60 k
125 k
250 k
600 k
1 M
VersaTiles (D-flip-flops)
768
1,536
3,072
6,144
13,824
24,576
Quiescent
Current
(typical)
in
Flash*Freeze Mode (A)
4
8
14
28
60
102
RAM kbits (1,024 bits)
–
18
36
108
144
4,608-Bit Blocks
–
48
8
24
32
FlashROM Bits
1 k
Secure (AES) ISP
–
Yes
Integrated PLL in CCCs
–
11
1
VersaNet Globals1
6
18
I/O Banks
2
22
4
Maximum User I/Os
81
96
133
143
235
300
Package Pins
CS
QFN
VQFP
FBGA
QN132
VQ100
CS196
QN132
VQ100
FG144
CS196
QN132
VQ100
FG144
CS196 3
QN132
VQ100
FG144
FG144, FG256,
FG484
FG144, FG256,
FG484
Notes:
1. Six chip (main) and twelve quadrant global networks are available for AGL060 and above.
2. For higher densities and support of additional features, refer to the IGLOOe Low-Power Flash FPGAs with Flash*Freeze Technology
datasheet.
3. Device/package support TBD.
Advanced v0.1
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PDF描述
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