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參數(shù)資料
| 型號： | AGL10005-FFGG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, 250 MHz, PBGA484 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, ROHS COMPLIANT, FBGA-144 |
| 文件頁數(shù)： | 194/204頁 |
| 文件大?。?/td> | 2800K |
| 代理商： | AGL10005-FFGG484 |
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IGLOO Low-Power Flash FPGAs with Flash*Freeze Technology
A d v an c ed v0 . 1
1-3
device routability or performance. Logic functions within
the device are interconnected through a four-level
routing hierarchy.
IGLOO
family
FPGAs
utilize
design
and
process
techniques to minimize power consumption in all modes
of operation.
Advanced Architecture
The proprietary IGLOO architecture provides granularity
comparable to standard-cell ASICs. The IGLOO device
consists of five distinct and programmable architectural
features (Figure 1-1 and Figure 1-2 on page 1-4):
Flash*Freeze technology
FPGA VersaTiles
Dedicated FlashROM
Dedicated SRAM/FIFO memory1
Extensive CCCs and PLLs1
Advanced I/O structure
The FPGA core consists of a sea of VersaTiles. Each
VersaTile can be configured as a three-input logic
function, a D-flip-flop (with or without enable), or a
latch by programming the appropriate flash switch
interconnections. The versatility of the IGLOO core tile as
either a three-input lookup table (LUT) equivalent or as a
D-flip-flop/latch with enable allows for efficient use of
the FPGA fabric. The VersaTile capability is unique to the
Actel ProASIC family of third-generation architecture
flash FPGAs. VersaTiles are connected with any of the
four levels of routing hierarchy. Flash switches are
distributed
throughout
the
device
to
provide
nonvolatile, reconfigurable interconnect programming.
Maximum core utilization is possible for virtually any
design.
In addition, extensive on-chip programming circuitry
allows for rapid, single-voltage (3.3 V) programming of
IGLOO devices via an IEEE 1532 JTAG interface.
1. The AGL030 does not support PLL or SRAM.
Note: *Not supported by AGL030
Figure 1-1 IGLOO Device Architecture Overview with Two I/O Banks (AGL030, AGL060, and AGL125)
RAM Block
4,608-Bit Dual-Port
SRAM or FIFO Block*
VersaTile
CCC
I/Os
ISP AES
Decryption*
User Nonvolatile
FlashRom
Flash*Freeze
Technology
Charge
Pumps
Bank 0
Bank
1
Bank
1
Bank
0
Bank
0
Bank 1
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