參數(shù)資料
型號： AGLP125V5-CSG281I
元件分類： FPGA
英文描述： FPGA, 3120 CLBS, 125000 GATES, PBGA281
封裝： 10 X 10 MM, 1.05 MM HEIGHT, 0.5 MM PITCH, ROHS COMPLIANT, CSP-281
文件頁數(shù)： 117/128頁
文件大小： 4383K
代理商： AGLP125V5-CSG281I
IGLOO PLUS Low Power Flash FPGAs
Re vi s i on 11
2 - 75
Timing Characteristics
1.5 V DC Core Voltage
Table 2-96 FIFO
Worst Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
Std.
Units
tENS
REN_B, WEN_B Setup Time
1.66
ns
tENH
REN_B, WEN_B Hold Time
0.13
ns
tBKS
BLK_B Setup Time
0.30
ns
tBKH
BLK_B Hold Time
0.00
ns
tDS
Input Data (DI) Setup Time
0.63
ns
tDH
Input Data (DI) Hold Time
0.20
ns
tCKQ1
Clock High to New Data Valid on DO (flow-through)
2.77
ns
tCKQ2
Clock High to New Data Valid on DO (pipelined)
1.50
ns
tRCKEF
RCLK High to Empty Flag Valid
2.94
ns
tWCKFF
WCLK High to Full Flag Valid
2.79
ns
tCKAF
Clock High to Almost Empty/Full Flag Valid
10.71
ns
tRSTFG
RESET_B Low to Empty/Full Flag Valid
2.90
ns
tRSTAF
RESET_B Low to Almost Empty/Full Flag Valid
10.60
ns
tRSTBQ
RESET_B Low to Data Out Low on DO (flow-through)
1.68
ns
RESET_B Low to Data Out Low on DO (pipelined)
1.68
ns
tREMRSTB
RESET_B Removal
0.51
ns
tRECRSTB
RESET_B Recovery
2.68
ns
tMPWRSTB
RESET_B Minimum Pulse Width
0.68
ns
tCYC
Clock Cycle Time
6.24
ns
FMAX
Maximum Frequency for FIFO
160
MHz
Note:
For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
相關(guān)PDF資料
PDF描述
AGLP125V5-CSG281 FPGA, 3120 CLBS, 125000 GATES, PBGA281
AGLP125V5-CSG289I FPGA, 3120 CLBS, 125000 GATES, PBGA289
AGLP125V5-CSG289 FPGA, 3120 CLBS, 125000 GATES, PBGA289
AGLP125V5CS281I FPGA, 3120 CLBS, 125000 GATES, PBGA281
AGLP125V5CS281 FPGA, 3120 CLBS, 125000 GATES, PBGA281
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參數(shù)描述
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