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參數(shù)資料
| 型號(hào)： | AK4122VQ |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 24 BIT 96KHZ SRC WITH DIR |
| 中文描述： | 24位96kHz Src與迪爾 |
| 文件頁數(shù)： | 10/54頁 |
| 文件大小： | 403K |
| 代理商： | AK4122VQ |
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ASAHI KASEI
[AK4122]
MS0267-E-03
2004/08
- 10 -
SWITCHING CHARACTERISTICS
(Ta=25
°
C; AVDD, DVDD=3.0
～
3.6V; C
L
=20pF)
Parameter
Master Clock Timing
Frequency
Pulse Width Low
Pulse Width High
LRCK for Input data (LRCK1, LRCK2)
Frequency
Duty Cycle
LRCK for Output data (LRCK, LRCK2)
Frequency (Note 10)
Duty Cycle Slave Mode
Master Mode
S/PDIF Clock Recover Frequency
Audio Interface Timing
Input for PORT1
BICK1 Period
BICK1 Pulse Width Low
Pulse Width High
LRCK1 Edge to BICK1 “
↑
” (Note 11)
BICK1 “
↑
” to LRCK1 Edge (Note 11)
SDTI Hold Time from BICK1 “
↑
”
SDTI Setup Time to BICK1 “
↑
”
Input for PORT2 (Slave mode)
BICK2 Period
BICK2 Pulse Width Low
Pulse Width High
LRCK2 Edge to BICK2 “
↑
” (Note 11)
BICK2 “
↑
” to LRCK2 Edge (Note 11)
SDTIO Hold Time from BICK2 “
↑
”
SDTIO Setup Time to BICK2 “
↑
”
Output for PORT2 (Slave mode)
BICK2 Period
BICK2 Pulse Width Low
Pulse Width High
LRCK2 Edge to BICK2 “
↑
” (Note 11)
BICK2 “
↑
” to LRCK2 Edge (Note 11)
LRCK2 to SDTIO (MSB) (Except I
2
S mode)
BICK2 “
↓
” to SDTIO
Note 10. Min value is 8kHz at BYPASS mode.
Note 11. BICK1 rising edge must not occur at the same time as LRCK1 edge.
BICK2 rising edge must not occur at the same time as LRCK2 edge.
Symbol
min
8.192
0.4/fCLK
0.4/fCLK
8
48
32
48
32
1/64fs
65
65
30
30
30
30
1/64fs
65
65
30
30
30
30
1/64fs
65
65
30
30
typ
50
50
50
max
36.864
96
52
96
52
96
30
30
Units
MHz
ns
ns
kHz
%
kHz
%
%
kHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
fCLK
tCLKL
tCLKH
fs
Duty
fs
Duty
Duty
fPLL
tBCK
tBCKL
tBCKH
tLRB
tBLR
tSDH
tSDS
tBCK
tBCKL
tBCKH
tLRB
tBLR
tSDH
tSDS
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRS
tBSD
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參數(shù)描述 |
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