Table 6-72. General Timing Requirements for SPI1 Master Modes<" />
參數(shù)資料
型號(hào)： AM1808BZCEA3
廠商： Texas Instruments
文件頁(yè)數(shù)： 70/264頁(yè)
文件大?。?/td> 0K
描述： IC ARM9 CORTEX MCU 361NFBGA
標(biāo)準(zhǔn)包裝： 160
系列： ARM9
處理器類型： ARM 微處理器
速度： 375MHz
電壓： 1.14 V ~ 1.32 V
安裝類型： 表面貼裝
封裝/外殼： 361-LFBGA
供應(yīng)商設(shè)備封裝： 361-NFBGA（13x13）
包裝： 托盤(pán)
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SPRS653E – FEBRUARY 2010 – REVISED MARCH 2014
Table 6-72. General Timing Requirements for SPI1 Master Modes(1)
1.3V, 1.2V
1.1V
1.0V
NO.
UNIT
MIN
MAX
MIN
MAX
MIN
MAX
1
tc(SPC)M
Cycle Time, SPI1_CLK, All Master Modes
20(2)
256P
30(2)
256P
40(2)
256P
ns
2
tw(SPCH)M
Pulse Width High, SPI1_CLK, All Master Modes
0.5M-1
ns
3
tw(SPCL)M
Pulse Width Low, SPI1_CLK, All Master Modes
0.5M-1
ns
Polarity = 0, Phase = 0,
5
6
to SPI1_CLK rising
Polarity = 0, Phase = 1,
-0.5M+5
-0.5M+6
Delay, initial data bit valid on
to SPI1_CLK rising
4
td(SIMO_SPC)M
SPI1_SIMO to initial edge on
ns
Polarity = 1, Phase = 0,
SPI1_CLK(3)
5
6
to SPI1_CLK falling
Polarity = 1, Phase = 1,
-0.5M+5
-0.5M+6
to SPI1_CLK falling
Polarity = 0, Phase = 0,
5
6
from SPI1_CLK rising
Polarity = 0, Phase = 1,
5
6
Delay, subsequent bits valid on from SPI1_CLK falling
5
td(SPC_SIMO)M
SPI1_SIMO after transmit edge
ns
Polarity = 1, Phase = 0,
of SPI1_CLK
5
6
from SPI1_CLK falling
Polarity = 1, Phase = 1,
5
6
from SPI1_CLK rising
Polarity = 0, Phase = 0,
0.5M-3
from SPI1_CLK falling
Polarity = 0, Phase = 1,
0.5M-3
Output hold time, SPI1_SIMO
from SPI1_CLK rising
6
toh(SPC_SIMO)M
valid after receive edge of
ns
Polarity = 1, Phase = 0,
SPI1_CLK
0.5M-3
from SPI1_CLK rising
Polarity = 1, Phase = 1,
0.5M-3
from SPI1_CLK falling
Polarity = 0, Phase = 0,
1.5
to SPI1_CLK falling
Polarity = 0, Phase = 1,
1.5
Input Setup Time, SPI1_SOMI
to SPI1_CLK rising
7
tsu(SOMI_SPC)M
valid before receive edge of
ns
Polarity = 1, Phase = 0,
SPI1_CLK
1.5
to SPI1_CLK rising
Polarity = 1, Phase = 1,
1.5
to SPI1_CLK falling
Polarity = 0, Phase = 0,
4
5
6
from SPI1_CLK falling
Polarity = 0, Phase = 1,
4
5
6
Input Hold Time, SPI1_SOMI
from SPI1_CLK rising
8
tih(SPC_SOMI)M
valid after receive edge of
ns
Polarity = 1, Phase = 0,
SPI1_CLK
4
5
6
from SPI1_CLK rising
Polarity = 1, Phase = 1,
4
5
6
from SPI1_CLK falling
(1)
P = SYSCLK2 period; M = tc(SPC)M (SPI master bit clock period)
(2)
This timing is limited by the timing shown or 3P, whichever is greater.
(3)
First bit may be MSB or LSB depending upon SPI configuration. MO(0) refers to first bit and MO(n) refers to last bit output on
SPI1_SIMO. MI(0) refers to the first bit input and MI(n) refers to the last bit input on SPI1_SOMI.
Copyright 2010–2014, Texas Instruments Incorporated
Peripheral Information and Electrical Specifications
161
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