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參數(shù)資料
| 型號(hào)： | APA1000-FGG896I |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 114/178頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA PROASIC+ 1M 896-FBGA |
| 標(biāo)準(zhǔn)包裝： | 27 |
| 系列： | ProASICPLUS |
| RAM 位總計(jì)： | 202752 |
| 輸入/輸出數(shù)： | 642 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 2.3 V ~ 2.7 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 896-BGA |
| 供應(yīng)商設(shè)備封裝： | 896-FBGA（31x31） |
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ProASICPLUS Flash Family FPGAs
2- 30
v5.9
The following is an APA750 example using a shift register design with 13,440 storage tiles (Register) and 0 logic tiles.
This design has one clock at 10 MHz, and 24 outputs toggling at 5 MHz. We then calculate the various components as
follows:
Pclock
=>
Pclock = (P1 + (P2*R) - (P7*R
2)) * Fs = 121.5 mW
Pstorage
=>
Pstorage = P5 * ms * Fs = 147.8 mW
Plogic
=>
Plogic = 0 mW
Poutputs
=>
Poutputs = (P4 + (Cload * VDDP
2)) * p * Fp = 91.4 mW
Pinputs
=>
Pinputs = P8 * q * Fq = 0.3 mW
Pmemory
=>
Pmemory = 0 mW
Pac
=>
361 mW
Ptotal
Pdc + Pac = 374 mW (typical)
Fs
= 10 MHz
R
= 13,440
ms
= 13,440 (in a shift register 100% of storage tiles are toggling at each clock cycle and Fs = 10 MHz)
mc
= 0 (no logic tiles in this shift register)
Cload
=
40 pF
VDDP
=
3.3 V
p=
24
Fp
=
5 MHz
q=
1
Fq
=
10 MHz
Nmemory
=
0 (no RAM/FIFO blocks in this shift register)
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| APA1000-FGG896M | 制造商:Microsemi Corporation 功能描述:FPGA ProASICPLUS Family 1M Gates 180MHz 0.22um Technology 2.5V 896-Pin FBGA 制造商:Microsemi Corporation 功能描述:FPGA PROASICPLUS 1M GATES 180MHZ 0.22UM 2.5V 896FBGA - Trays |
| APA1000-FGGB | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA1000-FGGES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA1000-FGGI | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
| APA1000-FGGM | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC Flash Family FPGAs |
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