SPI Interface AC Timing; VDD = 2.7" />
參數(shù)資料
型號： AT87251G2D-3CSUM
廠商： Atmel
文件頁數(shù)： 52/77頁
文件大?。?/td> 0K
描述： IC 8051 MCU 32K OTP 24MHZ 40DIP
標(biāo)準(zhǔn)包裝： 216
系列： 8x251
核心處理器： C251
芯體尺寸： 8/16-位
速度： 24MHz
連通性： EBI/EMI，I²C，Microwire，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 32
程序存儲器容量： 32KB（32K x 8）
程序存儲器類型： OTP
RAM 容量： 1K x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 40-DIP（0.600"，15.24mm）
包裝： 管件
56
AT/TSC8x251G2D
4135F–8051–11/06
Timings
Table 49.
SPI Interface AC Timing; VDD = 2.7 to 5.5 V, TA = -40 to 85°C
Notes: 1. Capacitive load on all pins = 200 pF in slave mode.
2. The value of this parameter depends on software.
3. Capacitive load on all pins = 100 pF in master mode.
Symbol
Parameter
Min
Max
Unit
Slave Mode(1)
TCHCH
Clock Period
8
TOSC
TCHCX
Clock High Time
3.2
TOSC
TCLCX
Clock Low Time
3.2
TOSC
TSLCH, TSLCL
SS# Low to Clock edge
200
ns
TIVCL, TIVCH
Input Data Valid to Clock Edge
100
ns
TCLIX, TCHIX
Input Data Hold after Clock Edge
100
ns
TCLOV, TCHOV
Output Data Valid after Clock Edge
100
ns
TCLOX, TCHOX
Output Data Hold Time after Clock Edge
0
ns
TCLSH, TCHSH
SS# High after Clock Edge
0
ns
TIVCL, TIVCH
Input Data Valid to Clock Edge
100
ns
TCLIX, TCHIX
Input Data Hold after Clock Edge
100
ns
TSLOV
SS# Low to Output Data Valid
130
ns
TSHOX
Output Data Hold after SS# High
130
ns
TSHSL
SS# High to SS# Low
(2)
TILIH
Input Rise Time
2
μs
TIHIL
Input Fall Time
2
μs
TOLOH
Output Rise time
100
ns
TOHOL
Output Fall Time
100
ns
Master Mode(3)
TCHCH
Clock Period
4
TOSC
TCHCX
Clock High Time
1.6
TOSC
TCLCX
Clock Low Time
1.6
TOSC
TIVCL, TIVCH
Input Data Valid to Clock Edge
50
ns
TCLIX, TCHIX
Input Data Hold after Clock Edge
50
ns
TCLOV, TCHOV
Output Data Valid after Clock Edge
65
ns
TCLOX, TCHOX
Output Data Hold Time after Clock Edge
0
ns
TILIH
Input Data Rise Time
2
μs
TIHIL
Input Data Fall Time
2
μs
TOLOH
Output Data Rise time
50
ns
TOHOL
Output Data Fall Time
50
ns
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PDF描述
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