1. Peak-to-peak noise on VREF may not exceed ±2% V
參數(shù)資料
型號： ATF1504BE-5AX100
廠商： Atmel
文件頁數(shù)： 10/30頁
文件大小： 0K
描述： IC CPLD 64MC 1.8V 100-TQFP
標準包裝： 90
系列： ATF15xx
可編程類型： 系統(tǒng)內(nèi)可編程（最少 10,000 次編程/擦除循環(huán)）
最大延遲時間 tpd(1)： 7.0ns
電壓電源 - 內(nèi)部： 1.7 V ~ 1.9 V
宏單元數(shù)： 64
輸入/輸出數(shù)： 80
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP
供應商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
配用： ATF15XX-DK3-ND - KIT DEV FOR ATF15XX CPLD'S
18
3637B–PLD–1/08
ATF1504BE
Notes:
1. Peak-to-peak noise on VREF may not exceed ±2% VREF, VREF should track the variations in VCCIO.
2. VTT of transmitting device must track VREF of receiving devices.
9.
Timing Model
Table 8-7.
SSTL3-1 DC Voltage Specifications
Symbol
Parameter
Conditions
Min
Typ
Max
Units
VCCIO
Input Source Voltage
3.0
3.3
3.6
V
REF
Input Reference Voltage
1.3
1.5
1.7
V
TT
Termination Voltage
V
REF - 0.05
1.5
V
REF + 0.05
V
VIH
Input High Voltage
VREF + 0.4
VCCIO + 0.3
V
IL
Input Low Voltage
-0.3
V
REF - 0.6
V
VOH
Output High Voltage
IOH = -8 mA, VCCIO = 3V
VCCIO - 1.1
V
VOL
Output Low Voltage
IOL = 8 mA, VCCIO = 2.3V
0.7
V
IH(DC)
Input High Voltage
V
REF + 0.18
V
CCIO + 0.3
V
VIL(DC)
Input Low Voltage
-0.3
VREF - 0.18
V
Input
Delay
t
IN
(+t
SCH)
Switch
Matrix
t
UIM
Internal Output
Enable Delay
t
IOE
Logic Array
Delay
t
LAD
Global Control
Delay
t
GLOB
Register
Control
Delay
t
LAC tIC tEN
Foldback Term
Delay
t
SEXP
Cascade Logic
Delay
t
PEXP
Fast Input
Delay
t
FIN
Register/
Combinatorial
Delays
t
SUI
t
HI
t
PRE
t
CLR
t
RD
t
COMB
t
FSUI
t
FHI
Output
Delay
t
OD1
(+t
SSO)
t
XZ
t
ZX1
t
ZX2
(+SSTL2-1_OAD)
(+SSTL3-1_OAD)
I/O
Delay
t
IO
(+t
SCH)
(+SSTL2-1_IAD)
(+SSTL3-1_IAD)
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PDF描述
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