參數(shù)資料
型號: ATWEBDVK-02VOIP
廠商: Atmel
文件頁數(shù): 65/137頁
文件大小: 0K
描述: KIT DEV TCP/IP AT89C51RD2 VOIP
標準包裝: 1
系列: @Web
主要目的: *
嵌入式: *
已用 IC / 零件: AT89C51RD2
主要屬性: *
次要屬性: *
已供物品: 板,帶 VoIP 模塊和軟件
產品目錄頁面: 617 (CN2011-ZH PDF)
33
4235K–8051–05/08
AT89C51RD2/ED2
Reset Value = 0000 0000b
Bit addressable
Bit
Number
Bit
Mnemonic
Description
7
TF2
Timer 2 overflow Flag
Must be cleared by software.
Set by hardware on Timer 2 overflow, if RCLK = 0 and TCLK = 0.
6
EXF2
Timer 2 External Flag
Set when a capture or a reload is caused by a negative transition on T2EX pin if EXEN2
= 1.
When set, causes the CPU to vector to Timer 2 interrupt routine when Timer 2 interrupt
is enabled.
Must be cleared by software. EXF2 doesn’t cause an interrupt in Up/down counter mode
(DCEN = 1).
5
RCLK
Receive Clock bit
Cleared to use timer 1 overflow as receive clock for serial port in mode 1 or 3.
Set to use Timer 2 overflow as receive clock for serial port in mode 1 or 3.
4
TCLK
Transmit Clock bit
Cleared to use timer 1 overflow as transmit clock for serial port in mode 1 or 3.
Set to use Timer 2 overflow as transmit clock for serial port in mode 1 or 3.
3
EXEN2
Timer 2 External Enable bit
Cleared to ignore events on T2EX pin for Timer 2 operation.
Set to cause a capture or reload when a negative transition on T2EX pin is detected, if
Timer 2 is not used to clock the serial port.
2
TR2
Timer 2 Run control bit
Cleared to turn off Timer 2.
Set to turn on Timer 2.
1
C/T2#
Timer/Counter 2 select bit
Cleared for timer operation (input from internal clock system: F
CLK PERIPH).
Set for counter operation (input from T2 input pin, falling edge trigger). Must be 0 for
clock out mode.
0
CP/RL2#
Timer 2 Capture/Reload bit
If RCLK = 1 or TCLK = 1, CP/RL2# is ignored and timer is forced to auto-reload on Timer
2 overflow.
Cleared to auto-reload on Timer 2 overflows or negative transitions on T2EX pin if
EXEN2=1.
Set to capture on negative transitions on T2EX pin if EXEN2 = 1.
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