參數(shù)資料
型號(hào)： AX125-2FG256
廠商： Microsemi SoC
文件頁(yè)數(shù)： 17/262頁(yè)
文件大?。?/td> 0K
描述： IC FPGA AXCELERATOR 125K 256FBGA
標(biāo)準(zhǔn)包裝： 90
系列： Axcelerator
邏輯元件/單元數(shù)： 1344
RAM 位總計(jì)： 18432
輸入/輸出數(shù)： 138
門(mén)數(shù)： 125000
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Axcelerator Family FPGAs
Re vi s i on 18
2 - 99
Clock
As with RAM configuration, the RCLK and WCLK pins have independent polarity selection.
Figure 2-65 FIFO Block Diagram
Table 2-97 FIFO Signal Description
Signal
Direction
Description
WCLK
Input
Write clock (active either edge).
FWEN
Input
FIFO write enable. When this signal is asserted, the WD bus data is
latched into the FIFO, and the internal write counters are incremented.
WD[N-1:0]
Input
Write data bus. The value N is dependent on the RAM configuration and
can be 1, 2, 4, 9, 18, or 36.
FULL
Output
Active high signal indicating that the FIFO is FULL. When this signal is
set, additional write requests are ignored.
AFULL
Output
Active high signal indicating that the FIFO is AFULL.
AFVAL
Input
8-bit input defining the AFULL value of the FIFO.
RCLK
Input
Read clock (active either edge).
FREN
Input
FIFO read enable.
RD[N-1:0]
Output
Read data bus. The value N is dependent on the RAM configuration and
can be 1, 2, 4, 9, 18, or 36.
EMPTY
Output
Empty flag indicating that the FIFO is EMPTY. When this signal is
asserted, attempts to read the FIFO will be ignored.
AEMPTY
Output
Active high signal indicating that the FIFO is AEMPTY.
AEVAL
Input
8-bit input defining the almost-empty value of the FIFO.
PIPE
Input
Sets the pipe option on or off.
CLR
Input
Active high clear input.
DEPTH
Input
Determines the depth of the FIFO and the number of FIFOs to be
cascaded.
WIDTH
Input
Determines the width of the dataword/FIFO, and the number of the
FIFOs to be cascaded.
DEPTH [3:0]
RD [35:0]
FULL
EMPTY
AFULL
AEMPTY
WIDTH [2:0]
FWEN
FREN
PIPE
RCLK
WD [35:0]
AEVAL [7:0]
AFVAL [7:0]
WCLK
CLR
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PDF描述
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