參數(shù)資料
型號(hào)： AX2000-1FGG896
廠商： Microsemi SoC
文件頁(yè)數(shù)： 262/262頁(yè)
文件大?。?/td> 0K
描述： IC FPGA AXCELERATOR 2M 896-FBGA
標(biāo)準(zhǔn)包裝： 27
系列： Axcelerator
邏輯元件/單元數(shù)： 21504
RAM 位總計(jì)： 294912
輸入/輸出數(shù)： 586
門(mén)數(shù)： 2000000
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 896-BGA
供應(yīng)商設(shè)備封裝： 896-FBGA（31x31）
Axcelerator Family FPGAs
Re vi s i on 18
2 - 85
Clock Skew Minimization
Figure 2-56 indicates how feedback from the clock network can be used to create minimal skew between
the distributed clock network and the input clock. The input clock is fed to the reference clock input of the
PLL. The output clock (CLK2) feeds a routed clock network. The feedback input to the PLL uses a clock
input delayed by a routing network. The PLL then adjusts the phase of the input clock to match the
delayed clock, thus providing nearly zero effective skew between the two clocks. Refer to the Axcelerator
application note for more information.
Figure 2-56 Using the PLL for Clock Deskewing
QCLR
Delay Line
PLL
RefCLK
FB
6
/j
6
CLK1
Power-Down
Input Clock
Clock Network
Lock
CLK2
FBMuxSel
5
DividerI
DelayLine
DividerJ
LowFreq
3
Osc
1
133 MHz
D
Q
SET
133 MHz
Delay Line
/i
/i Delay
Match
/i Delay
Match
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PDF描述
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