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參數(shù)資料
| 型號： | AX2000-1FGG896 |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 5/262頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA AXCELERATOR 2M 896-FBGA |
| 標準包裝： | 27 |
| 系列： | Axcelerator |
| 邏輯元件/單元數(shù)： | 21504 |
| RAM 位總計： | 294912 |
| 輸入/輸出數(shù)： | 586 |
| 門數(shù)： | 2000000 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 896-BGA |
| 供應(yīng)商設(shè)備封裝： | 896-FBGA（31x31） |
第1頁第2頁第3頁第4頁當前第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁
Detailed Specifications
2- 88
R e v i sio n 1 8
Note that the RAM blocks employ little-endian byte order for read and write operations.
Modes of Operation
There are two read modes and one write mode:
Read Nonpipelined (synchronous – one clock edge)
Read Pipelined (synchronous – two clock edges)
Write (synchronous – one clock edge)
In the standard read mode, new data is driven onto the RD bus in the clock cycle immediately following
RA and REN valid. The read address is registered on the read-port active-clock edge and data appears
at read-data after the RAM access time. Setting the PIPE to OFF enables this mode.
The pipelined mode incurs an additional clock delay from address to data, but enables operation at a
much higher frequency. The read-address is registered on the read-port active-clock edge, and the read
data is registered and appears at RD after the second read clock edge. Setting the PIPE to ON enables
this mode.
On the write active-clock edge, the write data are written into the SRAM at the write address when WEN
is high. The setup time of the write address, write enables, and write data are minimal with respect to the
write clock.
Write and read transfers are described with timing requirements beginning in the "Timing Characteristics"
Table 2-88 RAM Signal Description
Signal
Direction
Description
WCLK
Input
Write clock (can be active on either edge).
WA[J:0]
Input
Write address bus.The value J is dependent on the RAM configuration and the
number of cascaded memory blocks. The valid range for J is from 6 to15.
WD[M-1:0] Input
Write data bus. The value M is dependent on the RAM configuration and can
be 1, 2, 4, 9, 18, or 36.
RCLK
Input
Read clock (can be active on either edge).
RA[K:0]
Input
Read address bus. The value K is dependent on the RAM configuration and
the number of cascaded memory blocks. The valid range for K is from 6 to 15.
RD[N-1:0]
Output
Read data bus. The value N is dependent on the RAM configuration and can
be 1, 2, 4, 9, 18, or 36.
REN
Input
Read enable. When this signal is valid on the active edge of the clock, data at
location RA will be driven onto RD.
WEN
Input
Write enable. When this signal is valid on the active edge of the clock, WD data
will be written at location WA.
RW[2:0]
Input
Width of the read operation dataword.
WW[2:0]
Input
Width of the write operation dataword.
Pipe
Input
Sets the pipe option to be on or off.
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