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參數(shù)資料
| 型號(hào)： | AX250-1FGG256 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 763 MHz, PBGA256 |
| 封裝： | 1 MM PITCH, FBGA-256 |
| 文件頁數(shù)： | 198/230頁 |
| 文件大?。?/td> | 6485K |
| 代理商： | AX250-1FGG256 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁當(dāng)前第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁
Axcelerator Family FPGAs
v2.8
1-1
General Description
Axcelerator offers high performance at densities of up to
two million equivalent system gates. Based upon the
Actel AX architecture, Axcelerator has several system-
level features such as embedded SRAM (with complete
FIFO control logic), PLLs, segmentable clocks, chip-wide
highway routing, and carry logic.
Device Architecture
Actel's AX architecture, derived from the highly-
successful SX-A sea-of-modules architecture, has been
designed for high performance and total logic module
utilization (Figure 1-1). Unlike in traditional FPGAs, the
entire floor of the Axcelerator device is covered with a
grid of logic modules, with virtually no chip area lost to
interconnect elements or routing.
Programmable Interconnect
Element
The Axcelerator family uses a patented metal-to-metal
antifuse programmable interconnect element that resides
between the upper two layers of metal (Figure 1-2 on
page 1-2). This completely eliminates the channels of
routing and interconnect resources between logic
modules (as implemented on traditional FPGAs) and
enables the efficient sea-of-modules architecture. The
antifuses
are
normally
open
circuit
and,
when
programmed,
form
a
permanent,
passive,
low-
impedance connection, leading to the fastest signal
propagation in the industry. In addition, the extremely
small size of these interconnect elements gives the
Axcelerator family abundant routing resources.
The
very
nature
of
Actel's
nonvolatile
antifuse
technology provides excellent protection against design
pirating and cloning (FuseLock technology). Cloning is
impossible
(even
if
the
security
fuse
is
left
unprogrammed) as no bitstream or programming file is
ever downloaded or stored in the device. Reverse
engineering is virtually impossible due to the difficulty of
trying
to
distinguish
between
programmed
and
unprogrammed
antifuses
and
also
due
to
the
programming methodology of antifuse devices (see
Figure 1-1 Sea-of-Modules Comparison
Switch
Matrix
Routing
Logic Block
Logic
Modules
Sea-of-Modules
Architecture
Traditional FPGA
Architecture
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| AX250-1FGG484I | FPGA, 2816 CLBS, 154000 GATES, 763 MHz, PBGA484 |
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