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參數(shù)資料
| 型號(hào)： | AX250-1FGG256 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 763 MHz, PBGA256 |
| 封裝： | 1 MM PITCH, FBGA-256 |
| 文件頁(yè)數(shù)： | 212/230頁(yè) |
| 文件大小： | 6485K |
| 代理商： | AX250-1FGG256 |
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Axcelerator Family FPGAs
2- 68
v2.8
User Flow
There are two methods of including a PLL in a design:
The recommended method of using a PLL is to
create custom PLL blocks using Actel's macro
generator, SmartGen, that can be instantiated in a
design.
The alternative method is to instantiate one of the
generic library primitives (PLL or PLLFB) into either
a schematic or HDL netlist, using inverters for
polarity control and tying all unused address and
data bits to ground.
Timing Model
Note: tPCLK is the delay in the clock signal
Figure 2-52 PLL Model
CLK
CLK1
Lock
CLK2
Configuration
Pins
DividerI/DividerJ
Delay
Line
FBMux
OSC
63
5
6
FB
tPCLK*
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