- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄295120 > AX250-2PQ208I FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PQFP208 PDF資料下載
參數(shù)資料
| 型號： | AX250-2PQ208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 206/230頁 |
| 文件大?。?/td> | 6485K |
| 代理商： | AX250-2PQ208I |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁當前第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁
Axcelerator Family FPGAs
v2.8
2-63
Axcelerator Clock Management System
Introduction
Each member of the Axcelerator family6 contains eight
phase-locked loop (PLL) blocks which perform the
following functions:
Programmable Delay (32 steps of 250 ps)
Clock Skew Minimization
Clock Frequency Synthesis
Each PLL has the following key features:
Input Frequency Range – 14 to 200 MHz
Output Frequency Range – 20 MHz to 1 GHz
Output Duty Cycle Range – 45% to 55%
Maximum
Long-Term
Jitter
–
1%
or
100ps
(whichever is greater)
Maximum Short-Term Jitter – 50ps + 1% of Output
Frequency
Maximum Acquisition Time (lock) – 20s
Physical Implementation
The eight PLL blocks are arranged in two groups of four.
One group is located in the center of the northern edge
of the chip, while the second group is centered on the
southern edge. The northern group is associated with
the four HCLK networks (e.g. PLLA can drive HCLKA),
while the southern group is associated with the four CLK
networks (e.g. PLLE can drive CLKE).
Each PLL cell is connected to two I/O pads and a PLL
Cluster that interfaces with the FPGA core. Figure 2-48
illustrates a PLL block. The VCCPLL pin should be
connected to a 1.5V power supply through a 250
Ω
resistor. Furthermore, 0.1
μF and 10 μF decoupling
capacitors should be connected across the VCCPLL and
VCOMPPLL pins. Note: The VCOMPPLL pin should never be
grounded (Figure 2-2 on page 2-9)!
The I/O pads associated with the PLL can also be
configured for regular I/O functions except when it is
used as a clock buffer. The I/O pads can be configured in
all the modes available to the regular I/O pads in the
same I/O bank. In particular, the [H]CLKxP pad can be
configured as a differential pair, single-ended, or
voltage-referenced standard. The [H]CLKxN pad can only
be used as a differential pair with [H]CLKxP.
The block marked “/i Delay Match” is a fixed delay equal
to that of the i divider. The “/j Delay Match” block has
the same function as its j divider counterpart.
6. AX2000-CQ256 does not support operation of the phase-locked loops. This is in order to support full pin compatibility with
RTAX2000S/SL-CQ256.
Figure 2-48 PLL Block Diagram
RefCLK
FB
Lock
6
DIVJ
CLK1
CLK2
FBMuxSel
DelayLine
DIVJ
LowFreq
Osc
56
3
Delay Line
PowerDown
Delay Line
PLL
/i Delay
Match
/j Delay
Match
/i
/j
相關PDF資料 |
PDF描述 |
|---|---|
| AX250-2PQ208 | FPGA, 2816 CLBS, 154000 GATES, 870 MHz, PQFP208 |
| AX250-FG256I | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA256 |
| AX250-FG256 | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA256 |
| AX250-FG484I | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484 |
| AX250-FG484 | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AX250-2PQ896 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX250-2PQ896B | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX250-2PQ896I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX250-2PQ896M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX250-2PQ896PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
發(fā)布緊急采購，3分鐘左右您將得到回復。