參數(shù)資料
型號： AX250-FG256M
元件分類： FPGA
英文描述： FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA256
封裝： 1 MM PITCH, FBGA-256
文件頁數(shù)： 153/230頁
文件大小： 6485K
代理商： AX250-FG256M
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Axcelerator Family FPGAs
v2.8
2-15
activated by default to ensure a zero hold-time.
The default setting for this property can be set in
Designer. When the input buffer does not drive a
register, the delay element is deactivated to
provide higher performance. Again, this can be
overridden by changing the default setting for this
property in Designer.
The slew-rate value for the LVTTL output buffer
can be programmed and can be set to either slow
or fast.
The drive strength value for LVTTL output buffers
can be programmed as well. There are four
different drive strength values – 8mA, 12mA,
16mA, or 24mA – that can be specified in
Designer.5
Using the Differential I/O Standards
Differential I/O macros should be instantiated in the
netlist. The settings for these I/O standards cannot be
changed inside Designer. Please note that there are no
tristated or bidirectional I/O buffers for differential
standards.
Using the Voltage-Referenced I/O Standards
Using these I/O standards is similar to that of single-
ended I/O standards. Their settings can be changed in
Designer.
Using DDR (Double Data Rate)
In Double Data Rate mode, new data is present on every
transition of the clock signal. Clock and data lines have
identical bandwidth and signal integrity requirements,
making it very efficient for implementing very high-
speed systems.
To implement a DDR, users need to:
1. Instantiate an input buffer (with the required I/O
standard)
2. Instantiate the DDR_REG macro (Figure 2-6)
3. Connect the output from the Input buffer to the
input of the DDR macro
Macros for Specific I/O Standards
There are different macro types for any I/O standard or
feature that determine the required VCCI and VREF
voltages for an I/O. The generic buffer macros require
the LVTTL standard with slow slew rate and 24mA-drive
strength. LVTTL can support high slew rate but this
should only be used for critical signals.
Most of the macro symbols represent variations of the six
generic symbol types:
CLKBUF: Clock Buffer
HCLKBUF: Hardwired Clock Buffer
INBUF: Input Buffer
OUTBUF: Output Buffer
TRIBUF: Tristate Buffer
BIBUF: Bidirectional Buffer
Other macros include the following:
Differential I/O standard macros: The LVDS and
LVPECL macros either have a pair of differential
Table 2-14 Bank-Wide Delay Values
Bits Setting
Delay (ns)
Bits Setting
Delay (ns)
0
0.54
16
2.01
1
0.65
17
2.13
2
0.71
18
2.19
3
0.83
19
2.3
4
0.9
20
2.38
5
1.01
21
2.49
6
1.08
22
2.55
7
1.19
23
2.67
8
1.27
24
2.75
9
1.39
25
2.87
10
1.45
26
2.93
11
1.56
27
3.04
12
1.64
28
3.12
13
1.75
29
3.23
14
1.81
30
3.29
15
1.93
31
3.41
Note: Delay values are approximate and will vary with process,
temperature, and voltage.
5. These values are minimum drive strengths.
Figure 2-6 DDR Register
DQR
QF
D
CLR
PSET
CLK
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PDF描述
AX250-FG256X79 FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA256
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AX250-FG484IX79 FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484
AX250-FG484I FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484
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參數(shù)描述
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AX250-FG896 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs
AX250-FG896B 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs
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