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參數(shù)資料
| 型號： | AX250-FG484I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 189/230頁 |
| 文件大?。?/td> | 6485K |
| 代理商： | AX250-FG484I |
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Axcelerator Family FPGAs
v2.8
2-47
R-Cell
Introduction
The
R-cell,
the
sequential
logic
resource
of
the
Axcelerator devices, is the second logic module type in
the AX family architecture. It includes clock inputs for all
eight global resources of the Axcelerator architecture as
well as global presets and clears (Figure 2-31).
The main features of the R-cell include the following:
Direct connection to the adjacent logic module
through the hardwired connection DCIN. DCIN is
driven by the DCOUT of an adjacent C-cell via the
Direct-Connect routing resource, providing a
connection with less than 0.1 ns of routing delay.
The R-cell can be used as a standalone flip-flop. It
can be driven by any C-cell or I/O modules through
the regular routing structure (using DIN as a
routable data input). This gives the option of
using the R-Cell as a 2:1 MUXed flip-flop as well.
Provision of data enable-input (S0).
Independent active-low asynchronous clear (CLR).
Independent
active-low
asynchronous
preset
(PSET). If both CLR and PSET are low, CLR has
higher priority.
Clock can be driven by any of the following (CKP
selects clock polarity):
–
One of the four high performance hardwired
fast clocks (HCLKs)
–
One of the four routed clocks (CLKs)
–
User signals
Global power-on clear (GCLR) and preset (GPSET),
which drive each flip-flop on a chip-wide basis.
–
When the Global Set Fuse option in the
Designer software is unchecked (by default),
GCLR = 0 and GPSET =1 at device power-up.
When the option is checked, GCLR = 1 and
GPSET= 0. Both pins are pulled High when the
device is in user mode.
S0, S1, PSET, and CLR can be driven by routed
clocks CLKE/F/G/H or user signals.
DIN and S1 can be driven by user signals.
As with the C-cell, the configuration of the R-cell to
perform various functions is handled automatically for
the user through Actel's extensive macro library (please
see Actel’s Antifuse Macro Library Guide for a complete
listing of available AX macros).
Figure 2-31 R-Cell
S1
S0
CKP
CLR
GCLR
PSET
GPSET
DCIN
DIN(user signals)
CKS
Y
HCLKA/B/C/D
CLKE/F/G/H
Internal Logic
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AX250-FG484 | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484 |
| AX250-PQ208I | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PQFP208 |
| AX250-PQ208 | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PQFP208 |
| AX250-1CQ208M | FPGA, 2816 CLBS, 154000 GATES, 763 MHz, CQFP208 |
| AX250-1CQ352M | FPGA, 2816 CLBS, 154000 GATES, 763 MHz, CQFP352 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| AX250-FG896I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
| AX250-FG896M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Axcelerator Family FPGAs |
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