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參數(shù)資料
| 型號(hào)： | AX250-FG484I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 210/230頁 |
| 文件大小： | 6485K |
| 代理商： | AX250-FG484I |
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Axcelerator Family FPGAs
2- 66
v2.8
CLK1 and CLK2
Both PLL outputs, CLK1 and CLK2, can be used to drive a
global resource, an adjacent PLL RefCLK input, or a net in
the FPGA core. Not all drive combinations are possible
Restrictions on CLK1 and CLK2
When both are driving global resources, they must
be driving the same type of global resource (i.e.
either HCLK or CLK).
Only one can drive a routed net at any given time.
Table 2-81 and Table 2-82 specify all the possible CLK1
and CLK2 connections for the north and south PLLs.
HCLK1 and HCLK2 are used to denote the different HCLK
networks when two are being driven at the same time by
a single PLL (Note that HCLK1 is the primary clock
resource associated with the PLL, and HCLK2 is the clock
resource associated with the adjacent PLL). Likewise,
CLK1 and CLK2 are used to denote the different CLK
networks when two are being driven at the same time by
a single PLL (Figure 2-48 on page 2-63).
Figure 2-51 Feedback Clock Connections
Table 2-80 PLL General Connections Rules
CLK1
CLK2
HCLK
CLK
HCLK
Routed net output
HCLK
NONE
HCLK
CLK
NONE
CLK
Note: The PLL outputs remain Low when REFCLK is constant
(either Low or High).
PLL
FB
PLL
PLLOUT/PLLRCLK
Any macro except HCLK macros
Table 2-81 North PLL Connections
CLK1
CLK2
HCLK1
Routed net
HCLK1
Unused
HCLK2
HCLK1
HCLK2
Routed net
HCLK2
Both HCLK1 and routed net
HCLK2
Unused
HCLK1
Unused
Routed net
Unused
Both HCLK1 and routed net
Unused
Routed net
HCLK1
Routed net
Unused
Both HCLK1 and HCLK2
Routed net
Both HCLK1 and HCLK2
Unused
Both HCLK1 and routed net
Unusable
Both HCLK2 and routed net
HCLK1
Both HCLK2 and routed net
Unused
HCLK1, HCLK2, and routed net Unusable
Note: Designer software currently does not support all of these
connections. Only exclusive connections where one
output connects to a single net are supported at this time
(e.g.CLK1 driving HCLK1, and HCLK2 is not supported).
Table 2-82 South PLL Connections
CLK1
CLK2
CLK1
Routed net
CLK1
Unused
CLK2
CLK1
CLK2
Routed net
CLK2
Both CLK1 and routed net
CLK2
Unused
CLK1
Unused
Routed net
Unused
Both CLK1 and routed net
Unused
Routed net
CLK1
Routed net
Unused
Both CLK1 and CLK2
Routed net
Both CLK1 and CLK2
Unused
Both CLK1 and routed net
Unusable
Both CLK2 and routed net
CLK1
Both CLK2 and routed net
Unused
CLK1, CLK2, and routed net
Unusable
Note: Designer software currently does not support all of these
connections. Only exclusive connections where one
output connects to a single net are supported at this time
(e.g., CLK1 driving both CLK1 and CLK2 is not supported).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| AX250-FG484 | FPGA, 2816 CLBS, 154000 GATES, 649 MHz, PBGA484 |
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