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參數(shù)資料
| 型號(hào)： | BU-61703G4-152Y |
| 廠商： | DATA DEVICE CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 2 CHANNEL(S), 1M bps, MIL-STD-1553 CONTROLLER, MQFP72 |
| 封裝： | 1 X 1 INCH, GULL WING, PACKAGE-72 |
| 文件頁數(shù)： | 18/52頁 |
| 文件大?。?/td> | 367K |
| 代理商： | BU-61703G4-152Y |
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25
TABLE FOR FIGURE 10. SSRT DMA WRITE TIMING (NON-BURST)
VALUE @ 5 Volts
VALUE @ 3.3 Volts
UNITS
REF
DESCRIPTION
CLOCK
FREQUENCY
MIN
TYP
MAX
MIN
TYP
MAX
t1
CLOCK IN rising to DTREQ low
ALL
40
ns
t2
DTREQ (low)-to-DTGRT (low) delay time
ALL
10
s
20 MHz
110
ns
16 MHz
148
ns
12 MHz
210
ns
t3
CWC setup time prior to MEMWR falling
(see Note)
10 MHz
260
ns
t4
DTGRT low setup prior to CLOCK IN rising
ALL
10
15
ns
20 MHz
100
105
ns
16 MHz
113
118
ns
12 MHz
133
138
ns
t5
DTGRT falling to DTACK low
10 MHz
150
155
ns
t6
CLOCK IN rising to DTACK low
ALL
40
ns
t7
Data output valid following CLOCK IN rising
ALL
40
ns
t8
DTGRT hold time following DTACK falling
ALL
30
ns
20 MHz
200
ns
16 MHz
250
ns
12 MHz
333
ns
t9
DTACK low pulse width
10 MHz
400
ns
20 MHz
60
ns
16 MHz
85
ns
12 MHz
127
ns
t10
Data output setup time prior to MEMWR low
10 MHz
160
ns
t11
CLOCK IN rising to MEMWR low
ALL
40
ns
20 MHz
40
50
40
50
ns
16 MHz
52.5
62.5
52.5
62.5
ns
12 MHz
73.3
83.3
73.3
83.3
ns
t12
MEMWR low pulse width
10 MHz
90
100
90
100
ns
t13
CLOCK IN rising to MEMWR high
ALL
40
ns
20 MHz
20
10
ns
16 MHz
33
23
ns
12 MHz
53
43
ns
t14
Data output hold time following MEMWR high
10 MHz
70
60
ns
t15
CLOCK IN rising to DTREQ and DTACK high
ALL
30
40
ns
t16
Data output hold time following CLOCK IN rising
ALL
10
15
ns
t17
Data output signal Tri-State following CLOCK IN
rising
ALL
40
ns
Note:
Assume that DTGRT is low at the time DTREQ is asserted low. If not, these values can increase by the delay time
from DTREQ (low) to DTGRT (low).
相關(guān)PDF資料 |
PDF描述 |
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