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參數(shù)資料
| 型號： | BU2506FV-E2 |
| 廠商： | Rohm Semiconductor |
| 文件頁數(shù)： | 7/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DAC 10BIT 8-CHAN SSOP20 |
| 標準包裝： | 1 |
| 設置時間： | 7µs |
| 位數(shù)： | 10 |
| 數(shù)據(jù)接口： | 串行 |
| 轉換器數(shù)目： | 8 |
| 電壓電源： | 單電源 |
| 工作溫度： | -30°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-LSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 20-SSOP-B |
| 包裝： | 標準包裝 |
| 輸出數(shù)目和類型： | 8 電壓，單極 |
| 采樣率（每秒）： | * |
| 產(chǎn)品目錄頁面： | 1376 (CN2011-ZH PDF) |
| 其它名稱： | BU2506FV-E2DKR |
BU2506FV,BU2505FV
Technical Note
3/10
www.rohm.com
2011.04 - Rev.B
2011ROHM Co., Ltd. All rights reserved.
●
Timing Characteristics(Unless otherwise specified, VCC=5V, VrefH=5V, VrefL=0V, Ta=25℃)
Parameter
Symbol
Limits
Unit
Conditions
MIN.
TYP.
MAX.
Judgment level is 80% / 20% of VCC.
Reset L pulse width
tRTL
50
-
nS
-
Clock L pulse width
tCKL
50
-
Clock H pulse width
tCKH
50
-
Clock rise time
tcr
-
50
-
Clock fall time
tcf
-
50
-
Data setup time
tDCH
20
-
Data hold time
tCHD
40
-
Load setup time
tCHL
50
-
Load hold time
tLDC
50
-
Load H pulse width
tLDH
50
-
Data output delay time
tDO
-
90
CL=100pF
DA output settling time
tLDD
-
7
20
μS
CL≦100pF, VO: 0.5V4.5V.
Until output value deference from final
value becomes 1/2LSB.
(note) LD signal is level triggered. When LD input is on H level, internal shift-register state is loaded to DAC control latch.
Clock transition during LD=H is inhibited.
CLK
DI
LD
DA
OUTPUT
tCKL
tcr
tCKH
tcf
tDCH tCHD
tCHL
tLDH
tLDC
tLDD
DO
OUTPUT
tDo
RESET
tRTL
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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