參數(shù)資料
型號： C8051F353-GMR
廠商： Silicon Laboratories Inc
文件頁數(shù)： 137/234頁
文件大?。?/td> 0K
描述： IC 8051 MCU 8K FLASH 28MLP
產(chǎn)品培訓(xùn)模塊： Serial Communication Overview
標(biāo)準(zhǔn)包裝： 1,500
系列： C8051F35x
核心處理器： 8051
芯體尺寸： 8-位
速度： 50MHz
連通性： SMBus（2 線/I²C），SPI，UART/USART
外圍設(shè)備： POR，PWM，溫度傳感器，WDT
輸入/輸出數(shù)： 17
程序存儲器容量： 8KB（8K x 8）
程序存儲器類型： 閃存
RAM 容量： 768 x 8
電壓 - 電源 (Vcc/Vdd)： 2.7 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x16b; D/A 2x8b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 28-VFQFN 裸露焊盤
包裝： 帶卷 (TR)
配用： 336-1083-ND - DEV KIT FOR F350/351/352/353
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Rev. 1.1
221
C8051F350/1/2/3
Equation 23.4. Watchdog Timer Offset in PCA Clocks
The WDT reset is generated when PCA0L overflows while there is a match between PCA0CPH2 and
PCA0H. Software may force a WDT reset by writing a ‘1’ to the CCF2 flag (PCA0CN.2) while the WDT is
enabled.
23.3.2. Watchdog Timer Usage
To configure the WDT, perform the following tasks:
Disable the WDT by writing a ‘0’ to the WDTE bit.
Select the desired PCA clock source (with the CPS2–CPS0 bits).
Load PCA0CPL2 with the desired WDT update offset value.
Configure the PCA Idle mode (set CIDL if the WDT should be suspended while the CPU is in Idle
mode).
Enable the WDT by setting the WDTE bit to ‘1’.
Write a value to PCA0CPH2 to reload the WDT.
The PCA clock source and Idle mode select cannot be changed while the WDT is enabled. The watchdog
timer is enabled by setting the WDTE or WDLCK bits in the PCA0MD register. When WDLCK is set, the
WDT cannot be disabled until the next system reset. If WDLCK is not set, the WDT is disabled by clearing
the WDTE bit.
The WDT is enabled following any reset. The PCA0 counter clock defaults to the system clock divided by
12, PCA0L defaults to 0x00, and PCA0CPL2 defaults to 0x00. Using Equation 23.4, this results in a WDT
timeout interval of 256 PCA clock cycles, or 3072 system clock cycles. Table 23.3 lists some example tim-
eout intervals for typical system clocks.
Table 23.3. Watchdog Timer Timeout Intervals1
System Clock (Hz)
PCA0CPL2
Timeout Interval (ms)
24,500,000
255
32.1
24,500,000
128
16.2
24,500,000
32
4.1
18,432,000
255
42.7
18,432,000
128
21.5
18,432,000
32
5.5
11,059,200
255
71.1
11,059,200
128
35.8
11,059,200
32
9.2
3,062,5002
255
257
3,062,5002
128
129.5
3,062,5002
32
33.1
32,000
255
24576
32,000
128
12384
32,000
32
3168
Notes:
1.
Assumes SYSCLK / 12 as the PCA clock source, and a PCA0L
value of 0x00 at the update time.
2.
SYSCLK reset frequency = Internal oscillator frequency divided by 8.
Offset
256
PCA
0CPL2
×
()
256
PCA
0L
–
()
+
=
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