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參數(shù)資料
| 型號(hào)： | COLDFIRE2UM |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual |
| 中文描述： | 版本2/2M ColdFire內(nèi)核的處理器用戶手冊(cè) |
| 文件頁數(shù)： | 82/253頁 |
| 文件大小： | 1762K |
| 代理商： | COLDFIRE2UM |
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Master Bus Operation
MOTOROLA
ColdFire2/2M User’s Manual
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3-23
The combination of operand size and alignment determines the number of bus cycles
required to perform a particular memory access.
Table 3-8
lists the number of bus cycles
required for different operand sizes with all possible alignment conditions for read and write
cycles. The table confirms that alignment significantly affects bus cycle throughput for
noncachable accesses. For example, in
Figure 3-11
the misaligned longword operand took
three bus cycles because the first byte offset = $1. If the byte offset = $0, then it would have
taken one bus cycle. The ColdFire2/2M system designer and programmer should account
for these effects, particularly in time-critical applications.
3.5 INVALID MASTER BUS CYCLES
The ColdFire2/2M starts a master bus transaction before it determines if the address hits in
the cache or is mapped to the internal memories. As a result, the ColdFire2/2M will assert
the
MKILLB
signal (late in that
MTSB
cycle) to indicate the current bus transaction resulted
in a hit in the cache or internal memories. When this signal is asserted, master bus slaves
must stop driving the master bus and must not return a
MTAB
or
MTEAB
. The current
master bus cycle must be inhibited.
The general priority scheme is as follows:
if (SRAM “hits”)
SRAM supplies data to the processor
else if (ROM “hits”)
ROM supplies data to the processor
else if (line fill buffer “hits”)
line fill buffer supplies data to the processor
else if (icache “hits”)
icache supplies data to the processor
else
master bus cycle accesses to reference data from non-local memory
Clock 1 (C1)
The read cycle starts in C1. During the first half of C1, the ColdFire2/2M places valid values
on the master address bus (MADDR[31:0]) and transfer control signals. The ColdFire2/2M
asserts the master transfer start (MTSB) signal during C1 to indicate the beginning of a bus
cycle.
Table 3-8. Memory Alignment Cycles
TRANSFER SIZE
Instruction
Byte Operand
Word Operand
Longword Operand
NOTE: Where the byte offset (
MADDR
[1:0]) equals this encoding.
$0
1
1
1
1
$1
-
1
2
3
$2
-
1
1
2
$3
-
1
2
3
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
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