Inputs: Logic 0 = DGND = AGND = 0 V, Logic 1 = VLC, C
參數(shù)資料
型號(hào)： CS4265-DNZR
廠商： Cirrus Logic Inc
文件頁數(shù)： 15/46頁
文件大?。?/td> 0K
描述： IC CODEC 24BIT 104DB 32-QFN
標(biāo)準(zhǔn)包裝： 6,000
類型： 立體聲音頻
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
動(dòng)態(tài)范圍，標(biāo)準(zhǔn) ADC / DAC (db)： 104 / 104
電壓 - 電源，模擬： 3.13 V ~ 5.25 V
電壓 - 電源，數(shù)字： 3.13 V ~ 5.25 V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 32-QFN
供應(yīng)商設(shè)備封裝： 32-QFN 裸露焊盤（5x5）
包裝： 帶卷 (TR)
配用： 598-1001-ND - BOARD EVAL FOR CS4265 CODEC
22
DS657F3
CS4265
SWITCHING CHARACTERISTICS - IC CONTROL PORT
Inputs: Logic 0 = DGND = AGND = 0 V, Logic 1 = VLC, CL =30pF.
24. Data must be held for sufficient time to bridge the transition time, tfc, of SCL.
25. Guaranteed by design.
Parameter
Symbol
Min
Max
Unit
SCL Clock Frequency
fscl
-
100
kHz
RESET Rising Edge to Start
tirs
500
-
ns
Bus Free Time Between Transmissions
tbuf
4.7
-
s
Start Condition Hold Time (prior to first clock pulse)
thdst
4.0
-
s
Clock Low time
tlow
4.7
-
s
Clock High Time
thigh
4.0
-
s
Setup Time for Repeated Start Condition
tsust
4.7
-
s
SDA Hold Time from SCL Falling
thdd
0-
s
SDA Setup time to SCL Rising
tsud
250
-
ns
Rise Time of SCL and SDA
trc, trd
-1
s
Fall Time SCL and SDA
tfc, tfd
-
300
ns
Setup Time for Stop Condition
tsusp
4.7
-
s
Acknowledge Delay from SCL Falling
tack
300
1000
ns
t buf
t hdst
t
low
t
hdd
t high
t sud
Stop
Start
SDA
SC L
t irs
RS T
t hdst
t rc
t fc
t sust
t susp
Start
Stop
Repeated
t rd
t fd
t ack
Figure 8. Control Port Timing - IC Format
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PDF描述
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