SWITCHING CHARACTERISTICS - SPI CONTROL PORT (Inputs: logic 0 = AGND, logic 1 = VL)" />
參數(shù)資料
型號(hào)： CS4391A-KZZ
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 4/40頁(yè)
文件大?。?/td> 0K
描述： IC DAC 24BIT 192KHZ W/VC 20TSSOP
標(biāo)準(zhǔn)包裝： 74
位數(shù)： 24
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 模擬和數(shù)字
功率耗散（最大）： 175mW
工作溫度： -10°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 20-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 20-TSSOP
包裝： 管件
輸出數(shù)目和類型： 4 電壓，單極
采樣率（每秒）： 192k
其它名稱： 598-1064-5
CS4391A
12
DS600PP3
SWITCHING CHARACTERISTICS - SPI CONTROL PORT (Inputs: logic 0 = AGND,
logic 1 = VL)
Notes: 8. tspi only needed before first falling edge of CS after RST rising edge. tspi = 0 at all other times.
9. Data must be held for sufficient time to bridge the transition time of CCLK.
10. For FSCK < 1 MHz
Parameter
Symbol
Min
Max
Unit
SPI Mode
CCLK Clock Frequency
fsclk
-6
MHz
RST Rising Edge to CS Falling
tsrs
500
-
ns
CCLK Edge to CS Falling
(Note 8)
tspi
500
-
ns
CS High Time Between Transmissions
tcsh
1.0
-
s
CS Falling to CCLK Edge
tcss
20
-
ns
CCLK Low Time
tscl
66
-
ns
CCLK High Time
tsch
66
-
ns
CDIN to CCLK Rising Setup Time
tdsu
40
-
ns
CCLK Rising to DATA Hold Time
(Note 9)
tdh
15
-
ns
Rise Time of CCLK and CDIN
(Note 10)
tr2
-
100
ns
Fall Time of CCLK and CDIN
(Note 10)
tf2
-
100
ns
t r2
t f2
t dsu t dh
t sch
t scl
CS
CCL K
CDIN
t css
t csh
t spi
t srs
RS T
Figure 4. SPI Control Port Timing
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PDF描述
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參數(shù)描述
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