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參數(shù)資料
| 型號： | CXD2507AQ |
| 廠商： | Sony Corporation |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | CD Digital Signal Processor |
| 中文描述： | CD數(shù)字信號處理器 |
| 文件頁數(shù)： | 13/38頁 |
| 文件大小： | 375K |
| 代理商： | CXD2507AQ |
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– 13 –
CXD2507AQ
Serial bus CTRL
SL1
SL0
CPUSR
0
Command
D3
D2
D1
D0
Command bits
SL1
0
0
1
1
SL0
0
1
0
1
Same interface mode as the CDL40 Series.
SBSO is output from SQSO pin. In other words, subcodes P to W are
read out from SQSO. Input the read clock to SQCK.
SENS is output from SQSO pin.
Each output signal is output from SQSO pin.
Input the read clock to SQCK.
(See to Timing Chart 1-4.)
Processing
Command bits
CPUSR = 1
CPUSR = 0
XLON pin is high.
XLON pin is low.
Processing
$BX commands
This command switches the method of interfacing with the CPU. With the CDL500 Series, the number of
signal lines between the CPU and the DSP can be reduced in comparison with the CDL40 Series. Also, the
error rate can be measured with the CPU.
$CX commands
CLVS mode gain setting: GCLVS
CLVP mode gain setting: GMDP, GMDS
Servo coefficient setting
CLV CTRL ($DX)
Gain
MDP1
Gain
MDP0
Gain
MDS1
Gain
MDS0
Gain
CLVS
Gain
MDS1
0
0
0
0
1
1
Gain
MDS0
0
0
1
1
0
0
Gain
CLVS
0
1
0
1
0
1
GCLVS
–12dB
–6dB
–6dB
0dB
0dB
+6dB
Command
D3
D2
D1
D0
Gain
MDP1
0
0
1
Gain
MDP0
0
1
0
GMDP
–6dB
0dB
+6dB
Gain
MDS1
0
0
1
Gain
MDS0
0
1
0
GMDS
–6dB
0dB
+6dB
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CXD2508AQ | CD Digital Signal Processor |
| CXD2508AR | CD Digital Signal Processor |
| CXD2531BR | ATRAC Encoder/Decoder |
| CXD2545Q | CD DIGITAL SIGNAL PROCESSOR WITH BUILT-IN DIGITAL SERV |
| CXD2550P | Digital Filter for CD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CXD2508AQ | 制造商:SONY 制造商全稱:Sony Corporation 功能描述:CD Digital Signal Processor |
| CXD2508AQ/AR | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:CD Digital Signal Processor |
| CXD2508AR | 制造商:SONY 制造商全稱:Sony Corporation 功能描述:CD Digital Signal Processor |
| CXD2510Q | 制造商:SONY 制造商全稱:Sony Corporation 功能描述:CD Digital Signal Processor |
| CXD2512R | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:C-MOS ESP CONTROLLER FOR CD |
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