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參數資料
| 型號： | CY37384VP208-200UXC |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | BATTERY SEALED LEAD ACID 12V 3AH |
| 中文描述： | 為5V，3.3V，ISRTM高性能的CPLD |
| 文件頁數： | 10/64頁 |
| 文件大?。?/td> | 1798K |
| 代理商： | CY37384VP208-200UXC |
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Ultra37000 CPLD Family
Document #: 38-03007 Rev. *D
Page 18 of 64
Product Term Clocking Parameters
tCOPT
Product Term Clock or Latch Enable (PTCLK) to Output
ns
tSPT
Set-Up Time from Input to Product Term Clock or Latch Enable (PTCLK)
ns
tHPT
Register or Latch Data Hold Time
ns
tISPT
Set-Up Time for Buried Register used as an Input Register from Input to Product Term Clock or
Latch Enable (PTCLK)
ns
tIHPT
Buried Register Used as an Input Register or Latch Data Hold Time
ns
tCO2PT
Product Term Clock or Latch Enable (PTCLK) to Output Delay (Through Logic Array)
ns
Pipelined Mode Parameters
tICS
Input Register Synchronous Clock (CLK0, CLK1, CLK2, or CLK3) to Output Register Synchronous
Clock (CLK0, CLK1, CLK2, or CLK3)
ns
Operating Frequency Parameters
fMAX1
Maximum Frequency with Internal Feedback (Lesser of 1/tSCS, 1/(tS + tH), or 1/tCO)
MHz
fMAX2
Maximum Frequency Data Path in Output Registered/Latched Mode (Lesser of 1/(tWL + tWH),
1/(tS +tH), or 1/tCO)
MHz
fMAX3
Maximum Frequency with External Feedback (Lesser of 1/(tCO + tS) or 1/(tWL + tWH)
MHz
fMAX4
Maximum Frequency in Pipelined Mode (Lesser of 1/(tCO + tIS), 1/tICS, 1/(tWL + tWH), 1/(tIS + tIH),
or 1/tSCS)
MHz
Reset/Preset Parameters
tRW
Asynchronous Reset Width[5]
ns
tRR
Asynchronous Reset Recovery Time[5]
ns
tRO
Asynchronous Reset to Output
ns
tPW
Asynchronous Preset Width[5]
ns
tPR
Asynchronous Preset Recovery Time[5]
ns
tPO
Asynchronous Preset to Output
ns
User Option Parameters
tLP
Low Power Adder
ns
tSLEW
Slow Output Slew Rate Adder
ns
t3.3IO
3.3V I/O Mode Timing Adder[5]
ns
JTAG Timing Parameters
tS JTAG
Set-up Time from TDI and TMS to TCK[5]
ns
tH JTAG
Hold Time on TDI and TMS[5]
ns
tCO JTAG
Falling Edge of TCK to TDO[5]
ns
fJTAG
Maximum JTAG Tap Controller Frequency[5]
ns
Switching Characteristics Over the Operating Range (continued)[12]
Parameter
Description
Unit
相關PDF資料 |
PDF描述 |
|---|---|
| CY37384VP208-83UXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
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| CY37384VP256-154AXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37384VP256-154BAXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
| CY37384VP256-154BBXC | 5V, 3.3V, ISRTM High-Performance CPLDs |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| CY37512P208-125NC | 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 15K Gates 512 Macro Cells 125MHz 5V 208-Pin PQFP 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 15K Gates 512 Macro Cells 125MHz CMOS Technology 5V 208-Pin PQFP |
| CY37512P208-125NXC | 功能描述:IC CPLD 512 MACROCELL 208BQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - CPLD（復雜可編程邏輯器件） 系列:Ultra37000™ 標準包裝:24 系列:CoolRunner II 可編程類型:系統(tǒng)內可編程 最大延遲時間 tpd(1):7.1ns 電壓電源 - 內部:1.7 V ~ 1.9 V 邏輯元件/邏輯塊數目:24 宏單元數:384 門數:9000 輸入/輸出數:173 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:208-BFQFP 供應商設備封裝:208-PQFP（28x28） 包裝:托盤 |
| CY37512P208-83NC | 制造商:Cypress Semiconductor 功能描述:CPLD Ultra37000 Family 15K Gates 512 Macro Cells 83MHz 5V 208-Pin PQFP |
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