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參數(shù)資料
| 型號(hào)： | CY39200Z676-167MBC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | LOADABLE PLD, 8.5 ns, PBGA676 |
| 封裝： | 27 X 27 MM, 1.60 MM HEIGHT, 1 MM PITCH, FBGA-676 |
| 文件頁數(shù)： | 19/57頁 |
| 文件大?。?/td> | 1166K |
| 代理商： | CY39200Z676-167MBC |
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PRELIMINARY
Delta39K ISR
CPLD Family
Document #: 38-03039 Rev. **
Page 26 of 57
Cluster Memory Timing Parameter Values Over the Operating Range
250
222
200
181
167
154
125
83
Parameter Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Min.
Max.
Unit
Asynchronous Mode Parameters
tCLMAA
9
10
11
121315
17
20
ns
tCLMPWE
55.5
66.5
7
8
10
12
ns
tCLMSA
1.6
1.8
2.0
2.2
2.5
2.8
3.2
4.0
ns
tCLMHA
0.8
0.9
1.0
1.1
1.2
1.5
1.8
2.0
ns
tCLMSD
5.0
5.5
6.0
6.5
7.0
8.0
10
12
ns
tCLMHD
0.3
0.4
0.5
0.6
0.7
0.8
0.9
1.0
ns
Synchronous Mode Parameters
tCLMCYC1
9.0
9.5
10
10.5
11
13
15
20
ns
tCLMCYC2
4.0
4.5
5.0
5.5
6.0
7.0
8.0
10.0
ns
tCLMS
2.5
2.7
3.0
3.8
3.5
3.8
4.0
5.0
ns
tCLMH
0.0
ns
tCLMDV1
9.0
10
11
121315
17
20
ns
tCLMDV2
6.5
7.0
7.5
8.0
8.5
9.0
10
15
ns
tCLMMACS1
7.0
7.5
8.0
8.5
9.0
10
12
15
ns
tCLMMACS2
4.0
4.5
5.0
5.5
6.0
7.0
8.0
10
ns
tMACCLMS1
3.2
3.6
4.0
4.4
4.8
5.5
6.6
8.0
ns
tMACCLMS2
5.5
6.0
6.5
7.0
7.5
8.5
10
12
ns
Internal Parameters
tCLMCLAA
55.5
66.5
7
8
10
12
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY39100V388B-125MGXC | LOADABLE PLD, 10 ns, PBGA388 |
| CY39100V388B-83MGXC | LOADABLE PLD, 15 ns, PBGA388 |
| CY39200V208-125NTXC | LOADABLE PLD, 10 ns, PQFP208 |
| CY39050V208-125NTXC | LOADABLE PLD, 10 ns, PQFP208 |
| CY39050V208-125NTXI | LOADABLE PLD, 10 ns, PQFP208 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY3930V208-125BBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930V208-125BBI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930V208-125BGC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930V208-125BGI | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
| CY3930V208-125MBC | 制造商:CYPRESS 制造商全稱:Cypress Semiconductor 功能描述:CPLDs at FPGA Densities |
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