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參數(shù)資料
| 型號(hào)： | CY7C1176V18 |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 18-Mbit QDR⑩-II+ SRAM 4-Word Burst Architecture (2.5 Cycle Read Latency) |
| 中文描述： | 18兆位的國防評(píng)估報(bào)告⑩- II SRAM的4字突發(fā)架構(gòu)（2.5周期讀寫延遲） |
| 文件頁數(shù)： | 15/29頁 |
| 文件大?。?/td> | 956K |
| 代理商： | CY7C1176V18 |
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CY7C1161V18
CY7C1176V18
CY7C1163V18
CY7C1165V18
Document Number: 001-06582 Rev. *C
Page 15 of 29
TAP Controller State Diagram
Figure 2. Tap Controller State Diagram
[12]
TEST-LOGIC
RESET
TEST-LOGIC/
IDLE
SELECT
DR-SCAN
CAPTURE-DR
SHIFT-DR
EXIT1-DR
PAUSE-DR
EXIT2-DR
UPDATE-DR
SELECT
IR-SCAN
CAPTURE-IR
SHIFT-IR
EXIT1-IR
PAUSE-IR
EXIT2-IR
UPDATE-IR
1
0
1
1
0
1
0
1
0
0
0
1
1
1
0
1
0
1
0
0
0
1
0
1
1
0
1
0
0
1
1
0
Note
12.The 0/1 next to each state represents the value at TMS at the rising edge of TCK.
[+] Feedback
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PDF描述 |
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