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參數(shù)資料
| 型號(hào)： | CY7C1177V18-300BZC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | SRAM |
| 英文描述： | 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency) |
| 中文描述： | 2M X 9 DDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 13 X 15 MM, 1.40 MM HEIGHT, MO-216, FBGA-165 |
| 文件頁(yè)數(shù)： | 12/27頁(yè) |
| 文件大小： | 648K |
| 代理商： | CY7C1177V18-300BZC |
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CY7C1166V18, CY7C1177V18
CY7C1168V18, CY7C1170V18
Document Number: 001-06620 Rev. *D
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Logic Block Diagram (CY7C1166V18)
Logic Block Diagram (CY7C1177V18)
CLK
A(19:0)
Gen.
K
Control
Logic
Address
Register
Read
Add.
D
e
code
Read Data Reg.
R/W
DQ[7:0]
Output
Logic
Reg.
8
16
8
NWS[1:0]
VREF
W
rite
Add.
D
e
code
8
LD
Control
20
1M
x
8
Array
1M
x
8
Arr
a
y
Write
Reg
Write
Reg
CQ
R/W
DOFF
QVLD
8
CLK
A(19:0)
Gen.
K
Control
Logic
Address
Register
Read
Add.
De
code
Read Data Reg.
R/W
DQ[8:0]
Output
Logic
Reg.
9
18
9
BWS[0]
VREF
W
rite
Add.
De
code
9
LD
Control
20
1M
x
9
Array
1M
x
9
Arr
a
y
Write
Reg
Write
Reg
CQ
R/W
DOFF
QVLD
9
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1177V18-300BZI | 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency) |
| CY7C1177V18-300BZXC | 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency) |
| CY7C1177V18-300BZXI | 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency) |
| CY7C1177V18-333BZC | 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency) |
| CY7C1177V18-333BZI | 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.5 Cycle Read Latency) |
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參數(shù)描述 |
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