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參數(shù)資料
| 型號： | CY7C1347G-133BGXC |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 4-Mbit (128K x 36) Pipelined Sync SRAM |
| 中文描述： | 128K X 36 CACHE SRAM, 4 ns, PBGA119 |
| 封裝： | 14 X 22 MM, 2.40 MM HEIGHT, LEAD FREE, BGA-119 |
| 文件頁數(shù)： | 14/21頁 |
| 文件大?。?/td> | 841K |
| 代理商： | CY7C1347G-133BGXC |
CY7C1347G
Document #: 38-05516 Rev. *E
Page 14 of 21
Figure 3
shows write cycle timing waveforms.
[16, 17]
Figure 3. Write Cycle Timing
Switching Waveforms
(continued)
tCYC
tCL
CLK
ADSP
tADH
tADS
ADDRESS
tCH
OE
ADSC
CE
tAH
tAS
A1
tCEH
tCES
BWE,
BW[A :B]
Data Out (Q)
High-Z
ADV
BURST READ
BURST WRITE
D(A2)
D(A2 + 1)
D(A2 + 1)
D(A1)
D(A3)
D(A3 + 1)
D(A3 + 2)
D(A2 + 3)
A2
A3
Data In (D)
Extended BURST WRITE
D(A2 + 2)
Single WRITE
tADH
tADS
tADH
tADS
tOEHZ
tADVH
tADVS
tWEH
tWES
tDH
tDS
GW
tWEH
tWES
Byte write signals are
ignored for first cycle when
ADSP initiates burst
ADSC extends burst
ADV suspends burst
DON’T CARE
UNDEFINED
Note
17.Full width write can be initiated by either GW LOW, or by GW HIGH, BWE LOW, and BW
x
LOW.
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PDF描述 |
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