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參數(shù)資料
| 型號： | CY7C1347G-200BGXI |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | DRAM |
| 英文描述： | 4-Mbit (128K x 36) Pipelined Sync SRAM |
| 中文描述： | 128K X 36 CACHE SRAM, 2.8 ns, PBGA119 |
| 封裝： | 14 X 22 MM, 2.40 MM HEIGHT, LEAD FREE, BGA-119 |
| 文件頁數(shù)： | 13/21頁 |
| 文件大?。?/td> | 841K |
| 代理商： | CY7C1347G-200BGXI |
CY7C1347G
Document #: 38-05516 Rev. *E
Page 13 of 21
Switching Waveforms
Figure 2
shows read cycle timing waveforms.
[16]
Figure 2. Read Cycle Timing
tCYC
tCL
CLK
ADSP
tADH
tADS
ADDRESS
tCH
OE
ADSC
CE
tAH
tAS
A1
tCEH
tCES
GW, BWE,
BW
[A:D]
Data Out (Q)
High-Z
tCLZ
tDOH
tCO
ADV
tOEHZ
tCO
Single READ
BURST READ
tOEV
tOELZ
tCHZ
ADV
suspends
burst.
Burst wraps around
to its initial state
tADVH
tADVS
tWEH
tWES
tADH
tADS
Q(A2)
Q(A2 + 1)
Q(A2 + 2)
Q(A1)
Q(A2)
Q(A2 + 1)
Q(A2 + 3)
A2
A3
Deselect
cycle
Burst continued with
new base address
DON’T CARE
UNDEFINED
Note
16.On this diagram, when CE is LOW, CE
1
is LOW, CE
2
is HIGH, and CE
3
is LOW. When CE is HIGH, CE
1
is HIGH, CE
2
is LOW, or CE
3
is HIGH.
[+] Feedback
相關(guān)PDF資料 |
PDF描述 |
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