參數資料
型號： CY7C1362B-225AC
廠商： CYPRESS SEMICONDUCTOR CORP
元件分類： DRAM
英文描述： 9-Mbit (256K x 36/512K x 18) Pipelined SRAM
中文描述： 512K X 18 CACHE SRAM, 2.8 ns, PQFP100
封裝： 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100
文件頁數： 27/34頁
文件大小： 895K
代理商： CY7C1362B-225AC
CY7C1360B
CY7C1362B
Document #: 38-05291 Rev. *C
Page 27 of 34
Write Cycle Timing
[22, 23]
Note:
23.Full width Write can be initiated by either GW LOW; or by GW HIGH, BWE LOW and BW
X
LOW.
Switching Waveforms
(continued)
tCYC
tCL
CLK
ADSP
tADH
tADS
ADDRESS
tCH
OE
ADSC
CE
tAH
tAS
A1
tCEH
tCES
BWE,
BW
X
Data Out (Q)
High-Z
ADV
BURST READ
BURST WRITE
D(A2)
D(A2 + 1)
D(A2 + 1)
D(A1)
D(A3)
D(A3 + 1)
D(A3 + 2)
D(A2 + 3)
A2
A3
Data In (D)
Extended BURST WRITE
D(A2 + 2)
Single WRITE
tADH
tADS
tADH
tADS
t
OEHZ
tADVH
tADVS
tWEH
tWES
tDH
tDS
GW
tWEH
tWES
Byte write signals are
ignored for first cycle when
ADSP initiates burst
ADSC extends burst
ADV suspends burst
DON’T CARE
UNDEFINED
相關PDF資料
PDF描述
CY7C1362B Plastic Connector Backshell; Enclosure Material:Plastic; Enclosure Color:Beige; Leaded Process Compatible:No; No. of Positions:26; Peak Reflow Compatible (260 C):No RoHS Compliant: No
CY7C43686AV-15AC 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO
CY7C43686AV-7AC 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO
CY7C43686AV-10AI 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO
CY7C43686AV-10AC 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO
相關代理商/技術參數
參數描述
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