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參數(shù)資料
| 型號(hào)： | DJIXEPAD0QE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進(jìn)的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 91/226頁 |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXEPAD0QE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
93
A15
A12
11
20
FIFOSEL1
FIFOSEL0
I, ID, ST
FIFO Select <1:0>.
These pins are read at startup or reset. Their value at
that time is used to set the default state of Register bits
18.15:14 for all ports. These register bits can be read
and overwritten after startup/reset.
These pins are shared with RMII-RxER<5:4>. An
external pull-up resistor (see applications section for
value) can be used to set FIFO Select<1:0> to active
while RxER<5:4> are three-stated during hardware
reset. If no pull-up is used, the default FIFO select
state is set via the internal pull-down resistors.
See
Table 36 “Intel LXT9785/LXT9785E Receive
FIFO Depth Configurations” on page 97
.
D7
40
PREASEL
I, ID, ST
Preamble Select.
This pin is read at startup or reset. Its value at that time
is used to set the default state of Register bit 16.5 for
all ports. This register bit can be read and overwritten
after startup/reset.
This pin is shared with RMII-RxER2. An external pull-
up resistor (see applications section for value) can be
used to set Preamble Select to active while RxER2 is
three-stated during hardware reset. If no pull-up is
used, the default Preamble Select state is set via the
internal pull-down resistors.
Note:
Preamble select has no effect in 100 Mbps
operation.
A17
2
LINKHOLD
I, ID, ST
LINKHOLD Defaul
t. This pin is read at startup or
reset. Its value at that time is used to set the default
state of Register bit 0.11 for all ports. This register bit
can be read and overwritten after startup / reset. When
High, the LXT9785/9785E powers down all ports.
This pin is shared with RMII-RxER6. An external pull-
up resistor (see applications section for value) can be
used to set LINKHOLD active while RxER6 is tri-stated
during H/W reset. If no pull-up is used, the default
LINKHOLD state is set inactive via the internal pull-
down resistor.
Table 32. Intel
LXT9785/LXT9785E Miscellaneous Signal Descriptions – BGA23 (Sheet 4 of 4)
Ball/Pin
Designation
Symbol
Type
1
Signal Description
2
BGA23
PQFP
1. Type Column Coding: I = Input, O = Output, OD = Open Drain Output, ST = Schmitt Triggered Input, TS =
Three-State-able Output, SL = Slew-rate Limited Output, IP = Weak Internal Pull-Up, ID = Weak Internal
Pull-Down.
2. The IP/ID resistors are disabled during hardware power-down mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXEPAD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEPAD0SE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEPCD0QE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEPCD0QE001 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEPCD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| DJIXEPAD0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
| DJIXEPAD0SE001 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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| DJIXEPCD0SE000 | 制造商:INTEL 制造商全稱:Intel Corporation 功能描述:Advanced 8-Port 10/100 Mbps PHY Transceivers |
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