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參數(shù)資料
| 型號(hào)： | DJIXFEED0SE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進(jìn)的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁(yè)數(shù)： | 121/226頁(yè) |
| 文件大?。?/td> | 1575K |
| 代理商： | DJIXFEED0SE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
123
4.3.8
MII Sectionalization
When sectionalized into two quad sections, the MDIO bus splits into two separate PHY access
ports. Ports 0-3 of the MDIO section operate independently of ports 4-7. The MII isolate function
is unaffected and operates normally. Sectionalization is selected by pulling pin 176 (Section) High
on the initial power-up sequence (refer to
Figure 13
). In applications that need sectionalization,
such as 1x8 and 2x4 and have a single MDIO bus structure, it is necessary that the addressing
scheme be contiguous. For example, the first eight ports are addressed 0-7, so the next four ports
must be addressed 8-11.
Note:
The BGA15 package does not support the MII sectionalization feature.
4.3.9
MII Interrupts
The LXT9785/LXT9785E provides a single per-section interrupt pin that is available to all ports.
Interrupt logic is shown in
Figure 12
. The LXT9785/LXT9785E also provides two dedicated
interrupt registers for each port. Register 18 provides interrupt enable and mask functions and
Register 19 provides interrupt status. Setting Register bit 18.1 = 1 enables a port to request
interrupt via the MDINT pin. An active Low on this pin indicates a status change on the device.
Because it is a shared interrupt, there is no indication which port is requesting interrupt service (see
Figure 12
).
There are five conditions that may cause an interrupt:
Figure 11. Intel
LXT9785/LXT9785E Port Address Scheme
BASE ADD_<4:0>
(example ADD_<4:0> = 4)
PHY ADD_<4:0> (BASE+0)
ex. 4
PHY ADD_<4:0> (BASE+1)
ex. 5
PHY ADD_<4:0> (BASE+2)
ex. 6
PHY ADD_<4:0> (BASE+3)
ex. 7
PHY ADD_<4:0> (BASE+4)
ex. 8
PHY ADD_<4:0> (BASE+5)
ex. 9
LXT9785
Port 0
Port 1
Port 2
Port 3
Port 4
Port 5
PHY ADD_<4:0> (BASE+7)
ex. 11
Port 6
Port 7
PHY ADD_<4:0> (BASE+6)
ex. 10
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PDF描述 |
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