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參數(shù)資料
| 型號： | DJIXPLAD0QE001 |
| 廠商： | Intel Corp. |
| 英文描述： | Advanced 8-Port 10/100 Mbps PHY Transceivers |
| 中文描述： | 先進的8端口10/100 Mbps的物理層收發(fā)器 |
| 文件頁數(shù)： | 117/226頁 |
| 文件大小： | 1575K |
| 代理商： | DJIXPLAD0QE001 |
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LXT9785 and LXT9785E Advanced 8-Port 10/100 Mbps PHY Transceivers
Datasheet
Document Number: 249241
Revision Number: 007
Revision Date: August 28, 2003
119
During 10 Mbps operation, LXT9785/LXT9785E encoded data is exchanged. When no data are
being exchanged, the line is left in an idle state with NLPs transmitted to maintain link.
4.2.1.2
MDI Crossover (MDIX)
The LXT9785/LXT9785E crossover function, which is compliant to the IEEE 802.3, clause 23
standard, connects the transmit output of the device to the far-end receiver in a link segment. This
function can be disabled via Register bits 27.9:8 or by using the hardware configuration pins.
Note:
The BGA15 package does not support MDIX hardware configuration. Software must be used to
control the function after power-up.
4.2.1.3
Fiber Interface
The LXT9785/LXT9785E fiber ports are designed to interface with common industry-standard 3.3
V and 5 V fiber-optic transceivers. Each of the 8 ports incorporates a Low-Voltage PECL interface
that complies with the ANSI X3.166 standard for seamless integration.
Note:
The BGA15 package does not support the fiber interface.
Fiber mode is selected through Register bit 16.0 by the following two methods:
1. Configure Register bit 16.0 = 1 on a global basis (all 8 ports) by driving the Hardware Control
pin G_FX/TP
to a logic High value on power-up and/or reset.
2. Configure Register bit 16.0 = 1 on a per-port basis through the MDIO interface.
The fiber interface is capable of full-duplex or half-duplex operation. In half duplex, operation
collisions must be managed by external Layer 2 logic (MAC). Auto negotiation is not supported for
fiber mode.
4.3
Media Independent Interface (MII) Interfaces
The LXT9785/LXT9785E supports Reduced MII or Serial MII, but not concurrently. The interface
mode selection pins configures the device for either RMII or SMII/SS-SMII on all eight ports.
Refer to
Table 41
for the mode select settings.
Note:
The BGA15 package does not support the RMII interface.
4.3.1
Global MII Mode Select
The mode select pins are used for MII interface configuration settings upon power-up sequencing.
All ports are configured the same and cannot be intermixed.
Table 40. Intel
LXT9785/LXT9785E MDIX Selection
AMDIX_EN
MDIX
MDIX Mode
0
0
MDI forced
0
1
MDIX forced
1
X
Auto MDI/MDIX
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| DJIXPLAD0SE000 | Advanced 8-Port 10/100 Mbps PHY Transceivers |
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參數(shù)描述 |
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